电工课程设计_加法计数器合编.doc

《电工与电子技术基础》课程设计报告 题 目 4位二进制加法器 学院（部） 汽车学院 专 业 热能与动力工程 班 级 2012220502 学生姓名 李宁 学 号 201222050228 6月22日至6月 27日 共1周 四位二进制加法器 一 技术要求: 四位二进制加数与被加数输入 二位数码管显示 二 摘要： 此设计的是简单的四位二进制加法器，在计算机中，其加、减、乘、除运算都是分解成加法运算进行的。此次设计选择超前进位二进制并行加法器T693，在译码器上选择五输入八输出的译码器，要用二位数码管显示，需要采用七段显示译码器。本次设计采用的是共阴极数码管所以选择74ls248（74ls48）译码器 三 总体设计方案论证与选择： 设计四位二进制加法器，可以选择串行二进制并行加法器，但为了提高加法器的运算速度，所以应尽量减少或除去由于进位信号逐级传递所花费的时间，使各位的进位直接由加数和被加数来决定，而无须依赖低位进位，因而我们选择超前进位二进制并行加法器。 加法器选择：超前进位二进制并行加法器 设一个n位的加法器的第i位输入为ai、bi、ci，输出si和ci+1，其中ci是低位来的进位，ci+1（i=n-1，n-2，…，1，0）是向高位的进位，c0是整个加法器的进位输入，而cn是整个加法器的进位输出。则和 si=ai i i+ ibi i+ i ici+aibici (1) 进位ci＋1=aibi+aici+bici (2) 令gi=aibi， (3) pi=ai+bi, (4) 则 ci＋1= gi+pici (5) 只要aibi=1，就会产生向i+1位的进位，称g为进位产生函数；同样，只要ai+bi=1，就会把ci传递到i+1位，所以称p为进位传递函数。把(5)式展开，得到 ci+1= gi+ pigi-1+pipi-1gi-2+…+ pipi-1…p1g0+ pipi-1…p0c0 (6) 随着位数的增加(6)式会加长，但总保持三个逻辑级的深度，因此形成进位的延迟是与位数无关的常数。一旦进位（c1~cn-1）算出以后，和也就可由（1）式得出。 使用上述公式来并行产生所有进位的加法器就是超前进位加法器。产生gi和pi需要一级门延迟，ci 需要两级，si需要两级，总共需要五级门延迟。与串联加法器（一般要2n级门延迟）相比，（特别是n比较大的时候）超前进位加法器的延迟时间大大缩短了。 总体原理图 总体接线图 五 单元电路设计、主要元器件选择与电路参数计算 （1）加法器 本次设计采用的是四位二进制超前并行加法器，选用的是T693型号 T693逻辑符号 T693主要参数: A4、A3、A2、A1二进制被加数；B4、B3、B2、B1二进制加数F4、F3、F2、F1 相加产生的和数C0 来自低位的进位输入；FC4 向高位的进位输出。? 74LS48 是 BCD 码到七段码的显示译码器，它可以直接驱动共阴极数码管。它的管脚图如图 图 74LS48的引脚排列 它的功能表为： 输入 输出 a b c d e f g × × × × × × 0(输入) 0 0 0 0 0 0 0 0 × × × × × 1 1 1 1 1 1 1 1 8 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 1 1 1 1 1 1 0 0 1 1 × 0 0 0 1 1 0 1 1 0 0 0 0 1 2 1 × 0 0 1 0 1 1 1 0 1 1 0 1 2 3 1 × 0 0 1 1 1 1 1 1 1 0 0 1 3 4 1 × 0 1 0 0 1 0 1 1 0 0 1 1 4 5 1 × 0 1 0 1 1 1 0 1 1 0 1 1 5 6 1 × 0 1 1 0 1 0 0 1 1 1 1 1 6 7 1 × 0 1 1 1 1 1 1 1 0 0 0 0 7 8 1 × 1 0 0 0 1 1 1 1 1 1 1 1 8 9 1 × 1 0