verilog_实验指导书.docVIP

目录 实验一 简单组合逻辑电路的设计 0 实验二 简单时序逻辑电路的设计 1 modelsim6.0使用教程 2 实验一 简单组合逻辑电路的设计 一 实验要求 用verilog HDL语言描写出简单的一位数据比较器及其测试程序； 用测试程序对比较器进行波形仿真测试；画出仿真波形； 总结实验步骤和实验结果。 二 实验原理与内容 这是一个可综合的数据比较器，很容易看出它的功能是比较数据a与数据b，如果两个数据相同，则给出结果1，否则给出结果0。在Verilog HDL中，描述组合逻辑时常使用assign结构。注意equal=(a==b)?1:0,这是一种在组合逻辑实现分支判断时常使用的格式。 模块源代码： //--------------- compare.v ----------------- module compare(equal,a,b); input a,b; output equal; assign equal=(a==b)?1:0; //a等于b时，equal输出为1；a不等于b时， //equal输出为0。 endmodule 测试模块用于检测模块设计得正确与否，它给出模块的输入信号，观察模块的内部信号和输出信号，如果发现结果与预期的有所偏差，则要对设计模块进行修改。 测试模块源代码： `timescale 1ns/1ns //定义时间单位。