数字电路的FPGA设计与实现（基础篇）教学课件作者刘岚附件6-6课件.docVIP

【附件6-6】 module uartt(reset,datain,wrsig,clk,idle, tx); input clk; //UART时钟 input reset; input [7:0] datain; //需要发送的数据 input wrsig; //发送命令，上升沿有效 output idle; //线路状态指示，高为线路忙，低为线路空闲 output tx; //发送数据信号 reg idle, tx; reg send; reg wrsigbuf, wrsigrise; reg presult; reg[7:0] cnt; //计数器 parameter paritymode = 1b0; //检测发送命令是否有效 always @(posedge clk) begin wrsigbuf = wrsig; wrsigrise = (~wrsigbuf) wrsig; end always @(posedge clk or negedge reset) begin if(reset) begin