6.3同步时序逻辑电路的设计课题.pptVIP

用Verilog描述状态机(Highly-encoded)1 用Verilog描述状态机(One-hot) 用Verilog描述状态机(One-hot)2 用Verilog描述状态机(One-hot) 用Verilog描述状态机(Highly-encoded)1 * * 状态 化简 状态 分配 6.3 同步时序逻辑电路的设计 同步时序逻辑电路的设计是分析的逆过程,其任务是根据实际逻辑问题的要求，设计出能实现给定逻辑功能的电路。 逻辑抽象 建立原始 状态图和 状态表 选择 触发器 类型 确定 激励方程组 和 输出方程组 画出 逻辑图并 检查自启 动能力 6.2.1 设计同步时序逻辑电路的一般步骤 2.定义输入 输出逻辑状态和每个电路状态的含义 3.按题意建立原始转换图或状态状态表。 1.确定输入 输出变量及电路的状态数 1、逻辑抽象____建立原始状态图或状态表； 2、状态化简-----求出最简状态图 ； 合并等价状态，消去多余状态的过程称为状态化简 等价状态：在相同的输入下有相同的 输出，并转换到同一个次态去的两个 状态称为等价状态。 3、状态编码（状态分配）； 4、选择触发器的类型 6、画出逻辑图并检查自启动能力。 （M:状态数;n:触发器的个数） 给每个状态赋以二进制代码的过程。 根据状态数确定触发器的个数， 5、求出电路的激励方程和输出方程 ； 画原始状态图 数据 检测 器 X Z CP 电路框图 例1 设计一个串行数据检测器。电路的输入信号X是与时钟脉冲同步的串行数据，其时序关系如下图所示。输出信号为Z；要求电路在X信号输入出现110序列时，输出信号Z为1，否则为0。 6.3.2 同步时序逻辑电路设计举例 Z 1 1 0 0 1 0 1 8 1 2 3 4 5 6 7 6 CP A 原始状态图 数据 检测 器 A Z CP a —— 初始状态; B —— A输入1后; C —— A输入11后; D —— A输入110后。 2.）定义输入 输出逻辑状态和每个电路状态的含义； 3.）按题意画出状态转换图或列出电路的状态表。 1.）确定输入、输出变量及电路的状态数: 输入变量：A a b c d 0/0 1/0 0/0 1/0 1/0 0/1 0/0 1/0 1、逻辑抽象建立原始状态图或状态表. 状态数：4个 输出变量：Z 2. 状态化简 列出原始状态转换表 b/ 0 a/ 0 d c/ 0 d/ 1 c c / 0 a / 0 b b / 0 a / 0 a A=1 A=0 次态/输出 现态 a b c d 0/0 1/0 0/0 1/0 1/0 0/1 0/0 1/0 c /0 a/1 c c/0 a / 0 b b /0 a/ 0 a A=1 A=0 次态／输出 现态 a b c d 0/0 1/0 0/0 1/0 1/0 0/1 3、状态分配 令 a = 00，b = 01，c = 11， 11 /0 00 / 1 11 11 /0 00 / 0 01 01 /0 00 / 0 00 A=1 A=0 Q1n+1 Q0n+1 ／Y 现态 Q1Q0 4、选择触发器的类型 触发器个数: 两个。 类型：采用对 CP 下降沿敏感的JK 触发器。 a b c d 0/0 1/0 0/0 1/0 1/0 0/1 5. 求激励方程和输出方程 11 /0 00 / 1 11 11 /0 00 / 0 01 01 /0 00 / 0 00 A=1 A=0 Q1n+1 Q0n+1 ／Y 现态 Q1Q0 J=X K=1 J=1 K=X J=X K=0 J=0 K=X 状态转换真值表及激励信号 K0 J0 K1 J1 激励信号 Y A 0 0 0 0 0 0 0 × × 0 0 0 1 0 1 0 0 × × 1 0 1 0 0 0 0 0 × × 1 × 0 0 1 1 1 1 0 1 × 0 × 1 1 0 0 0 1 × 1 × 1 1 1 1 1 1 0 × 0 K0 J0 K1 J1 激励信号 Y A 0 0 0 0 0 0 0 × × 0 0 0 1 0 1 0 0 × × 1 0 1 0 0 0 0 0 × × 1 × 0 0 1 1 1 1 0 1 × 0 × 1 1 0 0 0 1 × 1 × 1 1 1 1 1 1 0 × 0 卡诺图化简得 激励方程 输出方程 （ J1、 K1、 J0、 K0、Y为A和触发器初态的函数 ） 6. 根据激励方程和输出方程画出逻辑