阶段性考核之一——组合逻辑电路设计实验.docVIP

阶段性考核之一：【平时成绩10分】 组合逻辑部分设计型实验报告 实验题目 设计一个实现两个一位二进制数相加的全加器电路 学生姓名 邹运 班 级 电技122 学 号 2012301030230 任课教师 邢晓敏 实验成绩 完成时间 2013-11-30 实验题目 设计一个实现两个一位二进制数相加的全加器电路 实验目的 本次实验要求学生用多种方案分别设计一个实现两个一位二进制数相加的全加器电路。其目的在于： 使学生深入理解分立元件构成的组合逻辑电路设计过程； 通过实验手段，使学生加深对典型集成中规模组合逻辑电路——译码器和数据选择器实现逻辑函数这一知识点的理解。 时初步锻炼学生的动手实践能力。 具体 实验 要求 用分立元件设计完成该功能电路。具体要求： 试用2输入与非门芯片实现该电路；【要求指明所需芯片型号、功能和具体数量】 试用最少个数的芯片实现该电路。【要求指明所需芯片型号、功能和具体数量】 以上两方案只需用Multisim仿真软件仿真实现即可，无需到实验室进行实物搭接。但在该实验报告中要求必须有完整的设计过程和仿真电路图。 用3线-8线译码器7LS138设计完成该功能电路。【要求指明所需芯片型号、功能和具体数量】 用双4选1数据选择器74LS153设计完成该功能电路。【要求指明所需芯片型号、功能和具体数量】 以上1、2、3规定的实现方案要求都要用数码管来显示十进制的计算结果。 上述2、3两种方案的实现既要有Multisim仿真实验过程，又要求到实验室进行实物搭接。在该实验报告中要有完整的设计过程、仿真电路图和实验调试过程。 总结本次实验的收获、体会以及建议，填入本实验报告的相应位置中。【收获、体会必须写！】 设计过程 一．用分立元件设计完成两个一位二进制数全加器 方案一：用2输入与非门实现 设计过程： 根据输出函数中的异或关系，用四个与非门构成一个异或门。再用异或门和与非门实现全加器的加和S与进位C（i）。 全加器逻辑表达式: 与非-与非式 真值表如下： 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 所用器件： 74LS00N* 3 四2输入正与非门 仿真实现过程： A．完成异或运算的4个与非门的连接； B．全选复制粘贴形成第二个“异或门”，连接两个“异或门”实现求和运算； C．放置第9个与非门； D．放置74LS48与数码管，将运算结果与74LS48输入端连接，74LS48输出端与数码管连接； E．正确放置3个单刀双掷开关，完成3个全加器输入端的连接； F．放置电源Vcc，分别与3个单刀双掷开关的一端连接，并与74LS48的全部使能端连接； G．放置数字地GND，分别与3个单刀双掷开关的另一端连接，并与74LS48的两个高位空输入端以及数码管公共端相连； H．进行电路仿真运算，正确显示运行结果。 方案二：用最少个数的芯片实现 设计过程： 真值表： Ai Bi Ci-1 Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 根据真值表得到全加器逻辑表达式： 所用器件： 二输入异或门74LS86D*2 二输入与非门74LS00D*2 仿真实现过程： 在操作过程中，我把输出端设置与真值表的变量对应：S=S , C=Y。由于本身带有译码器的DCD_HEX数码管来显示输入有效高电平个数，所以可以验证接的是否正确。最后，接线完成后进行仿真运行，然后从运行结果中纠正错误的地方，实现正确仿真。 二．用3线-8线译码器74LS138设计完成该功能电路【方案三】 设计过程：3线—8线译码器74LS138输出有效的是低电平。将输出函数两次取反，即可得到与非与非式。即输出的1247项和3567项通过与非门输出便得全加器的和S与进位C（i）. 其真值表如下: 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 所用器件： 74LS138D * 1 3线—8线译码器 74LS20D * 1 四输入与非门 仿真实现过程： G1高电平有效，接VCC。G2低电平