EDA技术及应用孙宏国第3章课件教学.pptVIP

EDA技术及应用 盐城工学院电气工程学院 机械工业出版社 2012.12 第3章 基本逻辑单元的VHDL模型 第3章 基本逻辑单元的VHDL模型 第3章 基本逻辑单元的VHDL模型 第3章 基本逻辑单元的VHDL模型 第3章 基本逻辑单元的VHDL模型 第3章 基本逻辑单元的VHDL模型 第3章 基本逻辑单元的VHDL模型 第3章 基本逻辑单元的VHDL模型 第3章 基本逻辑单元的VHDL模型 第3章 基本逻辑单元的VHDL模型 第3章 基本逻辑单元的VHDL模型 第3章 基本逻辑单元的VHDL模型 第3章 基本逻辑单元的VHDL模型 architecture behave of bidir is signal aout,bout:std_logic_vector(7 downto 0); begin process(a,en,dir) begin if en=0 and dir=0 then bout=a; else bout=ZZZZZZZZ; end if; b=bout; end process; process(b,en,dir) begin if en=0 and dir=1 then aout=b; else aout=ZZZZZZZZ; end if; a=aout; end process; end b