EDA技术及应用张丽华第4章VHDL入门基础课件教学.pptVIP

4.1 VHDL基本结构 VHDL设计实体，是指能为VHDL综合器接受，并作为一个独立的设计单元，即以元件形式存在的VHDL程序。它既可以作为一个电路功能模块独立存在，也可以被其他数字系统调用。 4.1.1 实体 实体是VHDL程序的基本组成部分，主要用来描述设计实体与外部电路的接口，描述了设计实体的可视部分（如端口、参数传递等）。实体相当于电路图中的一个器件符号，只描述设计实体的可视部分，不涉及设计实体的内部逻辑功能，所以具有相同实体描述的设计实体不一定具有相同的逻辑功能。 实体说明部分的语句结构如下： ENTITY 实体名 IS [GENERIC(类属表)]; --类属参数声明 [PORT（端口表）]; --端口声明 END ENTITY 实体名; 实体名必须是符合VHDL命名规则的标识符，不能使用VHDL中的关键字和保留字。有些EDA软件要求VHDL程序的文件名必须和实体名一致，否则在综合器中综合编译的时候将会出错。 类属参数（GENERIC）声明部分在程序中是可选项，如果程序中包含类属参数声明，必须放在端口（PORT）声明之前，用于设计实体和外部电路的信号交换，传递静态信息，如规定一个实体的端口大小、矢量的位数及器件延迟时间等。 4.1.2 结构体 1.行为描述： 结构体的行为描述是对设计实体按算法的路径