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VHDL 语言 参数部分——程序包 接口部分—设计实体 描述部分—结构体 VHDL语言基础 EDA技术的基础知识 Example entity name VHDL 大小写不敏感 Library Package 1.实体（Entity） 描述此设计功能输入输出端口（Port） 在层次化设计时，Port为模块之间的接口 在芯片级，则代表具体芯片的管脚 A[3..0] B[3..0] equal Entity eqcomp4 is port(a, b: in std_logic_vector(3 downto 0); equal:out std_logic ); end eqcomp4; 端口的模式 输入（Input） 输出（Output） 双向（Inout）：可代替所有其他模式，但降低了程序的可读性，一般用于与CPU的数据总线接口 缓冲（Buffer）：与Output类似，但允许该管脚名作为一些逻辑的输入信号，可以返回到实体内部。 端口说明 PORT ( 端口名{,端口名} : 方向 数据类型; : : 端口名{,端口名} : 方向 数据类型 ); 端口方向 实 体 IN OUT INOUT BUFFER LINKAGE 2.结构体（Architecture） 描述实体硬件的互连关系、数据的传输和变换以及动态行为。 语法结构： ARCHITECTURE 结构体名 OF 实体名 IS [结构体说明语句] BEGIN [功能描述语句] END 结构体名 结构体有三种描述方式 行为描述(behavioral) 数据流描述(dataflow) 结构化描述(structural) 行为描述 Architecture behavioral of eqcomp4 is begin comp: process (a,b) begin if a=b then equal = ‘1’; else equal =‘0’; end if; end process comp; end behavioral ; 高层次的功能描述，不必考虑在电路中到底是怎样实现的。 数据流描述描述输入信号经过怎样的变换得到输出信号 Architecture dataflow1 of eqcomp4 is begin equal = ‘1’ when a=b else ‘0’; end dataflow1; Architecture dataflow2 of eqcomp4 is begin equal = not(a(0) xor b(0)) and not(a(1) xor b(1)) and not(a(2) xor b(2)) and not(a(3) xor b(3)); end dataflow2; 当a和b的宽度发生变化时，需要修改设计，当宽度过大时，设计非常繁琐 结构描述 architecture struct of eqcomp4 is begin U0:xnor2 port map(a(0),b(0),x(0)); U1:xnor2 port map(a(1),b(1),x(1)); U2:xnor2 port map(a(2),b(2),x(2)); U3:xnor2 port map(a(3),b(3),x(3)); U4:and4 port map(x(0),x(1),x(2),x(3),equal); end struct; 类似于电路的网络表，将各个器件通过语言的形式进行连接，与电路有一一对应的关系。 一般用于大规模电路的层次化设计时。 三种描述方式的比较 描述方式 优点 缺点 适用场合 结构化描述 连接关系清晰，电路模块化清晰 电路不易理解、繁琐、复杂 电路层次化设计 数据流描述 布尔函数定义明白 不易描述复杂电路，修改不易 小门数设计 行为描述 电路特性清楚明了 进行综合效率相对较低 大型复杂的电路模块设计 3. 库、程序包和配置 ?