EDA练习题空白.docxVIP

一、单项选择题（30分，每题2分）1.一个项目的输入输出端口是定义在（ ）A. 实体中 B. 结构体 C. 任何位置 D. 进程中2.Quartus2中编译VHDL源程序时要求(? ? )A. 文件名和实体可以不同名； B. 文件名和实体名无关；C. 文件名和实体名要相同； D. 不确定。3.可以不必声明而直接引用的数据类型是( ? )A. STD_LOGIC ； B. STD_LOGIC_VECTOR； C. BIT； D. ARRAY。?4.VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述( ? )。A．器件外部特性 B．器件的综合约束C．器件外部特性与内部功能 D．器件的内部功能5.下列标识符中，( ? )是不合法的标识符。A．State0B．9moon C．Not_Ack_0D．signall6.进程中的变量赋值语句，其变量更新是( ? )。A．立即完成 B．按顺序完成C．在进程的最后完成 D．都不对7.以下关于CASE语句描述中错误的是( ? )A．CASE语句执行中可以不必选中所列条件名的一条B．除非所有条件句的选择值能完整覆盖CASE语句中表达式的取值，否则最末一个条件句的选择必须加上最后一句“WHEN OTHERS=顺序语句”C．CASE语句中的选择值只能出现一次D． WHEN条件句中的选择值或标识符所代表的值必须在表达式的取值范围8.以下哪个程序包是数字系统设计中最重要最常用的程序包( ? )A．STD_LOGIC_ARITH B．STD_LOGIC_1164C．STD_LOGIC_UNSIGNED D．STD_LOGIC_SIGNED9.不完整的IF语句，其综合结果可实现( )A．三态控制电路B．条件相或的逻辑电路C．双向控制电路D．时序逻辑电路10.下面不属于顺序语句的是(? ? )?IF语句；B. ?LOOP语句；C. PROCESS语句；D. CASE语句。11.下列语句中，属于并行语句的是( ? )A．进程语句 B．IF语句 C．CASE语句 D．FOR语句FPGA的可编程是主要基于什么结构( ? )。A．查找表（LUT） B．ROM可编程C．PAL可编程 D．与或阵列可编程12.在VHDL语言中，下列对时钟边沿检测描述中，错误的是( ? )。A. if clk’event and clk = ‘1’ thenB. if falling_edge(clk) then C. if clk’event and clk = ‘0’ thenD.if clk’stable and not clk = ‘1’ then13.在VHDL中，用语句（　 　）表示检测clock的上升沿．Ａ．clock’EVENT B．clock’EVENT AND clock=’1’C．clock=’1’ D．clock’EVENT AND clock=’0’14.以下关于状态机的描述中正确的是( ? )A．Moore型状态机其输出是当前状态和所有输入的函数B．与Moore型状态机相比，Mealy型的输出变化要领先一个时钟周期C．Mealy型状态机其输出是当前状态的函数D．以上都不对15.以下器件中属于Xilinx 公司生产的是( ) A．ispLSI系列器件 B．MAX系列器件C．XC9500系列器件 D．FLEX系列器件16.下列那个流程是正确的基于EDA软件的FPGA / CPLD设计流程( ? )A．原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试B．原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试C．原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试；D．原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试17.在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，正确的是 ( )。A．PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动B．敏感信号参数表中，应列出进程中使用的所有输入信号C．进程由说明部分、结构体部分、和敏感信号参数表三部分组成D．当前进程中声明的变量也可用于其他进程18.下列语句中，不属于并行语句的是( ? )A．进程语句 B．CASE语句 顺序语句C．元件例化语句 D．WHEN…ELSE…语句19.状态机编码方式中，其中()占用触发器较多，但其实现比较适合FPGA的应用A. 状态位直接输出型编码 B. 顺序编码C. 一位热码编码 D. 以上都不是20.在一个VHDL设计中Idata是一个信号，数据类型为st