EDA与数字系统设计第2版李国丽等编著CH3ch3-7课件教学.pptVIP

第三章 Verilog HDL硬件描述语言 3.1 Verilog HDL概述 3.2 Verilog HDL语言要素 3.3 Verilog HDL基本语句 3.4 Verilog HDL门元件和结构描述 3.5 仿真验证 3.6 可综合性描述 3.7 设计实例 3.7 设计实例 3.7.1 译码电路 3.7.2 编码电路 3.7.3 数据分配器 3.7.4 同步计数器 3.7.5 移位寄存器 3.7.6 有限状态机的设计 3.7.7 复杂逻辑电路设计 3.7.1 译码电路 例3-7-1 3-8译码器 module decoder(a,b,c,cntl,y); input a,b,c; input [2:0] cntl; output [7:0] y; wire a,b,c; wire [2:0] cntl; reg [7:0] y; wire [2:0] data_in; assign data_in={c,b,a}; always @ (data_in or cntl) … endmodule 3.7.2 编码电路 module coder(data_in, data_out, enable); input [7:0] data_in; input enable; output [2:0] data_out; wire [7:0] data_