第3章VHDL设计初步精选.ppt

EDA技术实用教程 第3章 VHDL设计初步 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.2 基本时序电路的VHDL描述 3.2 基本时序电路的VHDL描述 3.2 基本时序电路的VHDL描述 3.2 基本时序电路的VHDL描述 3.2 基本时序电路的VHDL描述 3.2 基本时序电路的VHDL描述 3.2 基本时序电路的VHDL描述 3.2 基本时序电路的VHDL描述 3.2 基本时序电路的VHDL描述 3.2 基本时序电路的VHDL描述 3.3 计数器的VHDL设计 3.3 计数器的VHDL设计 3.3 计数器的VHDL设计 3.3 计数器的VHDL设计 3.3 计数器的VHDL设计 3.4 实用计数器的VHDL设计 3.4 实用计数器的VHDL设计 3.4 实用计数器的VHDL设计 3.4 实用计数器的VHDL设计 3.4 实用计数器的VHDL设计 3.4 实用计数器的VHDL设计 3.4 实用计数器的VHDL设计 习 题 习 题 习 题 习 题 习 题 习 题 习 题 3.2.2 VHDL实现时序电路的不同表述 3.2.2 VHDL实现时序电路的不同表述 3.2.2 VHDL实现时序电路的不同表述 3.2.2 VHDL实现时序电路的不同表述 3.2.3 异步时序电路设计 3.2.3 异步时序电路设计 3.3.1 4位二进制加法计数器设计 3.3.2 整数类型 3.3.3 计数器的其他VHDL表达方式 3.3.3 计数器的其他VHDL表达方式 3.3.3 计数器的其他VHDL表达方式 3.3.3 计数器的其他VHDL表达方式 接下页 接上页 3.3.3 计数器的其他VHDL表达方式 1. 十进制计数器相关语法 3.3.3 计数器的其他VHDL表达方式 2. 程序分析 3.3.3 计数器的其他VHDL表达方式 2. 程序分析 3.3.3 计数器的其他VHDL表达方式 3. 时序模块中的同步控制信号和异步控制信号的构建 4. 另一种描述方式 3.3.3 计数器的其他VHDL表达方式 3. 时序模块中的同步控制信号和异步控制信号的构建 4. 另一种描述方式 3-1 画出与以下实体描述对应的原理图符号元件： 3-2 图3-16所示的是4选1多路选择器，试分别用IF_THEN语句、WHEN_ELSE和CASE语句的表达方式写出此电路的VHDL程序，要求选择控制信号s1和s0的数据类型为STD_LOGIC；当s1=0，s0=0；s1=0，s0=1；s1=1，s0=0和s1=1，s0=1时，分别执行y=a、y=b、y=c、y=d。 3-3　图3-17所示的是双2选1多路选择器构成的电路MUXK，对于其中MUX21A，当s=0和s=1时，分别有y=a和y=b。试在一个结构体中用两个进程来表达此电路，每个进程中用CASE语句描述一个2选1多路选择器MUX21A。 3-4 将3-20程序的计数器改为12进制计数器，程序用例3-21的方式表述，并且将复位RST改为同步清0控制，加载信号LOAD改为异步控制方式。讨论例3-20与例3-21的异同点。 3-5 设计含有异步清零和计数使能的16位二进制加减可控计数器。 3-6 图3-18是一个含有上升沿触发的D触发器的时序电路，试写出此电路的VHDL设计文件。 3-7 给出1位全减器的VHDL描述。要求： （1）首先设计1位半减器，然后用例化语句将它们连接起来，图3-19中h_ suber是半减器，diff是输出差，s _out是借位输出，sub _in