第5章时序电路的VHDL设计精选.pptx

第5章时序电路的VHDL设计5.1 基本时序元件的VHDL表述5.1.1 D触发器的VHDL描述5.1 基本时序元件的VHDL表述5.1.1 D触发器的VHDL描述1. 上升沿检测表达式和信号属性函数EVENT2. 不完整条件语句与时序电路5.1 基本时序元件的VHDL表述5.1.1 D触发器的VHDL描述5.1 基本时序元件的VHDL表述5.1.1 D触发器的VHDL描述5.1 基本时序元件的VHDL表述5.1.2 含异步复位和时钟使能的D触发器及其VHDL表述5.1 基本时序元件的VHDL表述5.1.2 含异步复位和时钟使能的D触发器及其VHDL表述5.1 基本时序元件的VHDL表述5.1.3 含同步复位控制的D触发器及其VHDL表述5.1 基本时序元件的VHDL表述5.1.3 含同步复位控制的D触发器及其VHDL表述5.1 基本时序元件的VHDL表述5.1.4 基本锁存器及其VHDL表述5.1 基本时序元件的VHDL表述5.1.4 基本锁存器及其VHDL表述5.1 基本时序元件的VHDL表述5.1.5 含清0控制的锁存器及其VHDL表述5.1 基本时序元件的VHDL表述5.1.5 含清0控制的锁存器及其VHDL表述5.1 基本时序元件的VHDL表述5.1.6 VHDL实现时序电路的不同表述5.1 基本时序元件的VHDL表述5.1.6 VHDL实现时序电路的不同表述5.1 基本时序元件的VHDL表述5.1.7 双边沿触发时序电路设计讨论5.2 计数器的VHDL设计5.2.1 4位二进制加法计数器设计5.2 计数器的VHDL设计5.2.2 计数器更常用的VHDL表达方式5.2 计数器的VHDL设计5.2.2 计数器更常用的VHDL表达方式5.2.3 实用计数器的VHDL设计5.2 计数器的VHDL设计5.2 计数器的VHDL设计5.2.3 实用计数器的VHDL设计1. 程序分析5.2 计数器的VHDL设计5.2.3 实用计数器的VHDL设计1. 程序分析2. 时序模块中的同步控制信号和异步控制信号的构建5.2 计数器的VHDL设计5.2.3 实用计数器的VHDL设计3. 另一种描述方式5.3 移位寄存器的VHDL设计5.3 移位寄存器的VHDL设计5.4 属性描述与定义语句1. 信号类属性2. 数据区间类属性5.4 属性描述与定义语句3. 数值类属性5.4 属性描述与定义语句3. 数值类属性5.4 属性描述与定义语句4. 数组属性LENGTH5. 用户定义属性习题实验与设计5-1 高速硬件除法器设计实验与设计5-2 移位相加型8位硬件乘法器设计实验与设计5-3 半整数与奇数分频器设计实验与设计5-3 半整数与奇数分频器设计实验与设计5-3 半整数与奇数分频器设计实验与设计5-4 不同类型的移位寄存器设计实验