- 1、本文档共38页,可阅读全部内容。
- 2、原创力文档(book118)网站文档一经付费(服务费),不意味着购买了该文档的版权,仅供个人/单位学习、研究之用,不得用于商业用途,未经授权,严禁复制、发行、汇编、翻译或者网络传播等,侵权必究。
- 3、本站所有内容均由合作方或网友上传,本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺!文档内容仅供研究参考,付费前请自行鉴别。如您付费,意味着您自己接受本站规则且自行承担风险,本站不退款、不进行额外附加服务;查看《如何避免下载的几个坑》。如果您已付费下载过本站文档,您可以点击 这里二次下载。
- 4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等,请点击“版权申诉”(推荐),也可以打举报电话:400-050-0827(电话支持时间:9:00-18:30)。
查看更多
数字电子技术数字系统设计
第九章 数字系统设计 一、数字系统基本组成 二、传统数字系统设计方法 三、现代数字系统设计方法 将ASM图改成MDS图 得到6个激励方程和有关输出方程如下: * §9-1 数字系统设计概述 §9-2 ASM图、MDS图以及ASM图至MDS图的转换 §9-3数字密码引爆器系统设计 §9-4数字系统设计实例 小结 第一节 数字系统设计概述 控制器 电路 电脑 受控 电路 计数运算 逻辑运算 应答信号 控制信号 系统核心(最小) 输入 输出 接口 数据输出 存 储 器 数据输入 注:规模庞大并不意味是一个系统,如存储器,只是一个功能部件。也许 由几片MSI构成的电路,包括控制器和受控器就是数字系统。 试凑法:由真值表、卡诺图、布尔方程、 状态表和状态图描述电路的功能 小规模 规模较大 试凑法: 凭借设计者的经验 试凑法:不合适 寻找更合适 的设计方法 可以 从上至下(from top to down): 设计者从整个系统逻辑出发,进行最上层的系统设计, 而后按一定的原则将全局系统分成若干子系统,逐级向下 ,再将每个子系统分为若干个功能模块、子模块、基本模块。 优点: 适合大规模数字系统系统设计,使得设计步骤之间相互联系越来越紧密、协调,以求数字系统获得良好的性能和正确的结果。 四、现代数字系统设计流程 计算机辅助分析与设计(CAD) 早期电子设计自动化(EDA) 近期EDA工具 从上层系统级开始,对电路功能描述,从上至下地跨越各个层次完成整个设计。 近几年来,划分、综合、验 证等都由EDA完成。EDA软 件还在优化、发展,使从上至 下的设计方法得到广泛的应用。 第二节 ASM图、MDS图以及ASM图至MDS图的转换 一、ASM图 ASM(Algorithmic State Machine)算法流程图 建立ASM图是数字系统的关键步骤 1. ASM图符号 ASM图表面上和软件流程图相似, 但ASM图有时间序列, 即每隔规定的数量脉冲转到下一状态。 (1)状态框 名称 101 IN ← X AC ← 0 Sr = 1 000 (P) 001 (Q) 010 (R) 每隔规定的数量脉冲转到下一状态 (2)条件分枝框(判断框) 当控制算法存在分枝时,次态不仅决定于现态,还与现态的外输入有关。表示条件分枝的符号用菱型表示。 X 1 0 (A) (B) (C) X 1 0 (3)条件输出框 (P) (Q) (R) X 1 0 Z1 Z2 上述三种符号构成了ASM图所需要的基本符号 2. ASM图的硬件实现 例1:已知ASM图如图所示,用PLA阵列和一定数量的 D触发器实现 (P) (Q) (R) X 1 0 Z1 Z2 00 10 11 (1)ASM图有三个状态, 故有两个状态变量Q2Q1 (2)一个外输入X、两个输出 Z1和Z2,两个D触发器。 (3)下面分析状态转换表 现态 次态 输出 Q2 Q1 X Q2 n+1 Q1 n+1 Z1 Z2 0 1 x 0 0 1 0 0 0 1 0 x 1 1 x 1 0 1 0 0 0 1 0 0 0 输出方程: 1 0 1 0 0 0 1 0 0 0 驱动方程: 由此可得PLA硬件逻辑图 二、MDS图 MDS图与状态图十分相似,且扩展了状态图的功能,又简练了 状态图。MDS图表现设计过程时,既方便清晰又具有较大的灵活性。 1. MDS图符号 Si 表示状态图 Si Sj 只要时钟CP的有效沿到来,表示状态Si无条件转换到状态Sj 只要时钟CP的有效沿到来,表示状态Si在条件E下转换到状态Sj E可以是积项, 布尔表达式等。 Si Sj E Si Z↑ 表示进入状态Si时,输出Z变成有效 Si Z↓ 表示进入状态Si时,输出Z变成无效 Si Z↑↓ 表示进入状态Si时,输出Z有效;退出时,输出Z无效 Si Z↑↓=Si?E 如果条件E满足,进入状态Si时,输出Z有效; 退出时,输出Z无效 2. 状态图到MDS图 这是一个莫尔型电路,三个状态A、B、C和 输出Z1Z2依次为01、11、00。这说明: A态到B态时,Z1由0变1,Z1有效; B态到C态时,Z1由1变0,Z1无效。 Z1↑↓ 同理: C态到A态时,Z2由0变1,Z2有效; B态到C态时,Z2由1变0,Z2无效 Z2↑ Z2↓ 加了三个输入X1、X2、X3的 情况。 现在再考虑有条件输出的情况:
文档评论(0)