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全加全减设计.
学校代码：
学 号：
Hefei University
课程设计报告
专业课程： 数字电子技术基础
年级专业（班级）：
作者姓名：
作者学号：
完成时间：
指导老师：
目录
目录 2
一、设计题目 3
二、设计目的 3
三、设计时所用仪器和组件 3
四、设计过程 3
1.组合逻辑电路设计一般步骤 3
2.真值表 3
3.卡诺图 4
4.逻辑表达式 5
5.逻辑电路图 5
五、 设计思考总结 6
（一）总结 6
（二）思考 6
参考文献 6
一、设计题目
设计一位全加全减器的组合逻辑电路
二、设计目的
掌握组合逻辑电路的功能测试
验证全加器和全减器的逻辑功能
学会二进制数的运算规律
三、设计时所用仪器和组件
根据组合逻辑电路表达式需要用到的元件为：
方案一：2个半加器，1个同或门，1个异或门，1个或门
方案二：2个74LS138
方案三：用VHDL语言
设计过程
1.组合逻辑电路设计一般步骤
设计组合逻辑电路的一般步骤如下：
对实际逻辑问题进行逻辑抽象，确定输入、输出变量；分别对输入、输出变量的具体含义进行定义，然后根据输出与输入之间的逻辑关系列出真值表。
根据真值表写出相应的逻辑函数表达式。
将逻辑函数表达式化简，并转换成所需的形式。
根据最简逻辑函数表达式画出逻辑电路图。
2.真值表
对问题逻辑抽象后，=0为全加器功能，A，B为加数，Ci-1为低位进位输入，S是本位和值，Ci是向高位的进位数。=1为全减器功能，A为被减数，B为减数，Ci-1为低位借位输入，S是本位差值，Ci是向高位的借位数。
真值表如下：
So Ai Bi Ci-1 Si Ci 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 1 0 0 0 1 1 0 1 0 1 0 0 1 0 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 1 1 1 0 0 0 0 0 1 0 0 1 1 1 1 0 1 0 1 1 1 0 1 1 0 1 1 1 0 0 1 0 1 1 0 1 0 0 1 1 1 0 0 0 1 1 1 1 1 1
3.卡诺图
由真值表画出卡诺图对逻辑表达式进行化简。
卡诺图如下：图1
Si输出的卡诺图 Bi Ci-1
SO Ai 00 01 11 10 00 0 1 0 1 01 1 0 1 0 11 1 0 1 0 10 0 1 0 1 图1
Ci输出的卡诺图 BiCi-1
SO Ai 00 01 11 10 00 0 0 1 0 01 0 1 1 1 11 0 0 1 0 10 0 1 1 1 图2
4.逻辑表达式
当=1为全加器功能；
S=AiBiCi-1
Ci=Ai ( Bi Ci-1 )+Bi Ci-1
当=0为全减器功能；
S=AiBiCi-1
Ci= ( Bi Ci-1 )+Bi Ci-1
5.逻辑电路图
方案一：根据逻辑表达式画出电路图。电路图如图所示：
方案二：根据真值表画出电路图。电路图如下：
方案三：VHDL语言如下：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY JG5 IS
PORT(SO,A,B,C1:IN STD_LOGIC;
Si,Ci: OUT STD_LOGIC);
END ENTITY JG5;
ARCHITECTURE one OF JG5 IS
SIGNAL SOABC1:STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
SOABC1=SOABC1;
PROCESS(SOABC1)
BEGIN
CASE SOABC1 IS
WHEN 0000=Si=0;Ci=0;
WHEN 0001=Si=1;Ci=0;
WHEN 0010=Si=1;Ci=0;
WHEN 0011=Si=0;Ci=1;
WHEN 0100=Si=1;Ci=0;
WHEN 0101=S
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