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1. 平坦化製程簡介
在半導體製程中會沉積許多的薄膜在晶圓上以作為介電層、障壁層或導電層。當這些薄膜沉積在以有pattern的晶圓上時自然會依這pattern的形狀而有高低的落差，因而造成不平坦的現象，這將導製後續的微影製程出現無法找到良好的曝光景深，導製對準失焦的情形而造成良率的損失。
CMP 研磨前(高低起伏) CMP 研磨後 (平坦化)
CMP 研磨前(鎢沉積) CMP 研磨後 (鎢栓塞自1997年開始，半導體製程邁進0.5微米元件線幅以下，幾乎所有半導體製造廠開始採用化學機械研磨技術(Chemical Mechanical Polishing, CMP)。此乃由於愈來愈嚴苛的曝光景深要求，對於曝光區內晶圓表面之起伏輪廓必須借助研磨方式才能獲得全域性平坦化(Global planarity)。故在多層導線結構製程之IMD介電層平坦化及鎢金屬栓塞(W plugs)之製作，以CMP取代傳統以乾式蝕刻回蝕法，不但可確保晶圓表面之平整度且製程簡化，大幅提昇製程良率。除了應用在後段導線之製作，CMP亦應用於前段元件隔離之oxide回蝕製程，即淺溝槽隔離(Shallow Trench Isolation, STI)。
國家實驗研究院 國家奈米實驗室
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