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school of phye basics of ic layout design 第六章 寄生参数 寄生电容 寄生电阻 寄生电感 器件的寄生参数 预防措施 - 二、版图布局设计预防措施 1．吸收载流子，进行电流分流，避免寄生双极晶体管的发射结 被正偏。 1.2 “衬底接触环”： 形式： 若采用普通 CMOS 工艺，它是位于芯片或某个模块四周的被 接到地电平的 P+环形扩散区； 若采用外延 COMS 工艺，除了以上说明的以外，还包括晶圆 背面被接到地电平的 P+扩散区。 作用： 收集 P 衬底中的空穴，进行电流分流，减小 P衬底中潜在的 横向寄生 NPN BJT 发射结被正偏的几率。 器件的寄生参数 - CMOS闩锁效应及其预防 预防措施 - 二、版图布局设计预防措施 2．减小局部 P衬底（或N阱衬底）的电阻Rn和Rp，使Rn和 Rp上的电压降减小，避免寄生双极晶体管的发射结被正偏。 2.1 “多数载流子保护环”： 形式： 位于P衬底上围绕NMOS最外围被接到地的P+环形扩散区； 位于N阱中围绕PMOS最外围的被接到VDD的N+环形扩散区。 【注：为节省面积，多数载流子保护环常合并到衬底偏置环】 作用： P衬底上围绕NMOS最外围的P+多数载流子保护环用来吸收 外来的（比如来自 N 阱内的潜在发射结）空穴； N 阱中围绕PMOS 最外围的N+多数载流子保护环用来吸收 外来的（比如来自N阱外的潜在发射结）电子。 器件的寄生参数 - CMOS闩锁效应及其预防 * 三种主要的寄生参数： 寄生电容 寄生电阻 寄生电感 parameter scaling： – conductances and capacitances scale linearly with width （”widening a wire leads to less than a proportional increase in capacitance, but a proportional reduce in resistance, so the RC delay product improves.” “P219,CMOS VLSI”） – resistances scale inversely with width – interconnects introduce extra resistance, capacitance, and delay, degrade of large device performance! need many fingers connected in parallel 寄生电容 导线之间（同层/不同层）、导线与衬底之间都存在平面电容； 上层导线到下层导线、下层导线到衬底之间存在边缘电容。 寄生电容 Capacitance is everywhere. Everything is talking to everything else. 由于尺寸很小，因此这些寄生参数的值也很小。 对于对电容不敏感的电路，不必担心； 不管是CMOS还是双极型，只要涉及高频，寄生会成为问题。 忽略寄生参数会毁掉你的芯片。 导线尽可能短 减少寄生电容的方法： 采用电容最低的金属层 绕过电路走线 寄生电容 减少寄生电容的方法 - 选择金属层 起主要作用的电容通常是导线与衬底间的电容。 如下图，寄生参数可以把电路1的噪声通过衬底耦合到电路2，所以要设法使所有的噪声都远离衬底。 寄生电容 减少寄生电容的方法 - 选择金属层 可以通过改变金属层来获得较小的至衬底的电容，通常最高金属层所形成的电容总是最小的。 另外值得注意的是并不是所有工艺的最高层金属与衬底产生的寄生电容