EDA第8章全解.ppt

8-3 实用多功能数字钟实验要求：用Verilog设计一个多功能的数字钟，具有计时、定时与闹钟、校时、整点报时等多种功能。 数字钟具有下述功能 （1）计时功能：包括时、分、秒的计时。 （2）定时与闹钟功能：能在设定的时间发出闹铃音。 （3）校时功能：对小时、分钟和秒能手动调整以校准时间。 （4）整点报时功能：每逢整点，产生“嘀嘀嘀嘀—嘟”，四短一长的报时音。 * * * * * * * * * * * * * * * * * * * * * * * * * * * * 第8章 Verilog HDL设计进阶 用Verilog HDL实现小（分）数分频，假定源时钟为60MHz，先从60MHz经小数分频得到50.4MHz的时钟信号，进而从50.4MHz时钟分频得到10KHz、20KHz、…、100KH等10个时钟频率。 8.1 小数分频 8.2 Verilog HDL有限状态机设计 摩尔型（Moore）状态机 米里型（Mealy）状态机 （1）用三个过程描述：即现态（CS）、次态（NS）、输出逻辑（OL）各用一个always过程描述。 （2）双过程描述（CS+NS、OL双过程描述）：使用两个always过程来描述有限状态机，一个过程描述现态和次态时序逻辑（CS+NS）；另一个过程描述输出逻辑（OL）。 （3）双过程描述（CS、NS+OL双过程描述）：一个过程用来描述现态（CS）；另一个过程描述次态和输出逻辑（NS+OL）。 （4）单过程描述：在单过程描述方式中，将状态机的现态、次态和输出逻辑（CS+NS+OL）放在一个always过程中进行描述。 8.2.1 有限状态机的描述 “101”序列检测器的Verilog描述（三个过程） module fsm1_seq101(clk,clr,x,z); input clk,clr,x; output reg z; reg[1:0] state,next_state; parameter S0=2b00,S1=2b01,S2=2b11,S3=2b10; /*状态编码，采用格雷（Gray）编码方式*/ always @(posedge clk or posedge clr) /*该过程定义当前状态*/ begin if(clr) state=S0; //异步复位，s0为起始状态 else state=next_state; end always @(state or x) /*该过程定义次态*/ begin case (state) S0:begin if(x) next_state=S1; else next_state=S0; end S1:begin if(x) next_state=S1; else next_state=S2; end S2:begin if(x) next_state=S3; else next_state=S0; end S3:begin if(x) next_state=S1; else next_state=S2; end default: next_state=S0; /*default语句*/ endcase end always @(state) /*该过程产生输出逻辑*/ begin case(state) S3: z=1b1; default:z=1b0; endcase end endmodule “101”序列检测器的Verilog描述（三个过程） “101”序列检测器（单过程描述） module fsm4_seq101(clk,clr,x,z); input clk,clr,x; output reg z; reg[1:0] state; parameter S0=2b00,S1=2b01,S2=2b11,S3=2b10; /*状态编码，采用格雷（Gray）编码方式*/ always @(posedge clk or posedge clr) Begin if(clr) state=S0; //异步复位，s0为起始状态 else case(state) S0:begin if(x) begin state=S1; z=1b0;end else begin state=S0; z=1b0;end end S1:begin if(x) begin state=S1; z=1b0;end else begin state=S2; z=1b0;end end S2:begin if(x) begin state=S3; z=1b0;end