[FPGA直接控制ADC0809对模拟信号进行采样.docVIP

FPGA工程师面试试题00 同步电路和异步电路的区别是什么?(仕兰微电子) 什么是同步逻辑和异步逻辑?(汉王笔试) 整个设计中只有一个全局时钟成为同步逻辑。　　 多时钟系统逻辑设计成为异步逻辑。TTL,cmos，不能直连　　 LVDS:LVDS（Low Voltage Differential Signal）即低电压差分信号，LVDS接口又称RS644总线接口，是20世纪90年代才出现的一种数据传输和接口技术。　　 ECL：（EmitterCoupled Logic)即射极耦合逻辑，是带有射随输出结构的典型输入输出接口电路　　 CML: CML电平是所有高速数据接口中最简单的一种。其输入和输出是匹配好的，减少了外围器件，适合于更高频段工作。Delay period - setup – hold 16、时钟周期为T,触发器D1的建立时间最大为T1max,最小为T1min.组合逻辑电路最大延 迟为T2max,最小为T2min.问,触发器D2的建立时间T3和保持时间应满足什么条件.(华 为) 17、给出某个一般时序电路的图,有Tsetup,Tdelay,Tck-q,还有 clock的delay,写出决 定最大时钟的因素,同时给出表达式.(威盛VIA 2003.11.06 上海笔试试题) 18、说说静态、动态时序模拟的优缺点.(威盛VIA 2003.11.06 上海笔试试