第五章(主存储器)×完成说课.pptVIP

⑶ 确定片选信号个数 两种存储芯片中最小芯片容量为 128K，应对应一个片选信号，共需 1M / 128K = 8个片选信号。采用 3－8 译码器，由 A19 ~ A17 地址信号译码产生 8 个片选信号。 ⑷ RAM 芯片容量为 256K=128K*2，每片对应 2 个片选信号，片选信号低电平有效，可将两个片选信号与起来。 ⑸ 当 ROM 与 RAM 混合编址时，ROM 占据高位地址，RAM占据低位地址。 768KB RAM 地址范围为 00000H ~ BFFFFH 256KB ROM 地址范围为 C0000H ~ FFFFFH ⑹ 芯片地址计算。 芯片地址根数 地址符号 128K ROM 17 A16 ~ A0 256K RAM 18 A17 ~ A0 A17 既作为3–8译码器输入，又作为RAM的地址使用。 ⑺ RAM 芯片受读写控制信号控制，为高时读出；为低时写入。ROM 芯片为只读存储器，不受该信号控制。 256K×4 D3-D0 A16-A0 256K×4 D7-D4 A16-A0 256K×4 256K×4 256K×4 256K×4 128K×8 D7-D0 A16-A0 128K×8 D7-D0 A16-A0 CPU 3 – 8 译码器 图　RAM和ROM存储器连接 AND AND AND 2.动态存储器（DRAM）的存储控制 在动态存储器中，需要增设附加电路： 地址多路转换线路 地址选通 刷新逻辑 读/写控制逻辑 在大容量存储器芯片中，为了减少芯片地址引出端数目，将地址码分两次送到存储器芯片，因此芯片地址线引出端减少一半。 刷新逻辑是为动态MOS随机存储器的刷新准备的。通过定时刷新，保证动态MOS存储器的信息不致丢失。 动态MOS存储器采用“读出”方式进行刷新。 刷新是以行为单位，以16K×1 的DRAM 有 128行×128 列。每行的字线相通，选中某字线时，所有位均被读出并刷新。 从上一次对整个存储器刷新结束到下一次对整个存储器全部刷新一遍为止，这段时间间隔称为再生时间(刷新周期)，一般为2ms。 在2ms 内所有行都必须刷新一次。 刷新方式： (1)集中刷新(brust refresh) 集中刷新是指在一个刷新周期内，利用一段固定的时间，依次对存储器的所有行逐一再生，在此期间停止对存储器的读和写。 缺点是在刷新期间不能访问存储器。 假设读 / 写周期 Tc 和刷新周期 Tr 均为 0.5μs，刷新间隔 2ms = 4000Tc。前 3872 Tc 用于读写，后 128 Tc 用于刷新。 (2)分散式刷新(Distributed Refresh) 把对每一行的再生分散到各个工作周期中去。即一个存储器系统周期分为两部分：前半部分用于正常读、写或保持，后半部分用于再生某一行。 将系统周期 Ts 分为两半，Ts = Tc+Tr，前半段 Tc 用于读写，后半段 tr 用于刷新。系统周期为 1μs，读写、刷新周期均为 0.5μs。 (3)异步刷新 将刷新周期除以行数，得到两次刷新操作之间的时间间隔T，利用逻辑电路每隔时间T产生一次刷新请求。 将2ms 划分为128段，每段约为15.5μs，将每段划分为两部分，前15μs作为读写，后 0.5μs用于刷新。可保证每 15.5μs刷新一行。 t c：读 / 写周期， t r ：刷新周期， t s ：系统周期 t s 宽度为 1 μs ， t c 和 t r 宽度为 0.5 μs 。 DRAM的刷新方式 动态MOS存储器刷新需要有硬件电路支持，包括刷新计数器、刷新/访存裁决，刷新控制逻辑等。 如Intel8203动态RAM控制器是为了控制2117、2118(16K*1)和2164(64K*1)动态RAM芯片而设计的。下图是Intel8203逻辑框图。 图7.24 INTEL 8203RAM控制器 地址处理部分 时序处理部分 CPU与主存的协同工作—同步与异步 采用异步工作方式 读操作 (1)CPU将地址发送至地址总线，主存接收地址并译码。 (2)CPU发出读命令，然后等待主存发回的工作完成信号。 (3)主存接到读命令后，将读出的数据送到数据总线并发出工作完成信号。 (4)CPU接到主存的工作完成信号后，接受来自数据总线的数据。可以开始下一次的读写操作。 写操作 (1)CPU将地址发送至地址总线，主存接收地址并译码。 (2)CPU将数据发送至数据总线。 (2)CPU发出写命令，然后等待主存发回的工作完成信号。 (3)主存接到写命令后，将数据总线上的数据写入指定单元并发出工作完成信号。 (4)CPU接到主存的工作完成信号后，可以开始