[层次结构设计.ppt

 第五章 数字系统的 层次结构设计  层次结构设计是大型数字系统设计的主要方法。在系统设计中，需要解决的主要问题包括系统算法的研究、系统的设计划分、硬件系统的互连和系统的仿真测试。 5.1 硬件的算法模型 系统级设计是硬件设计过程的第一步，其任 务是把硬件系统功能的自然语言描述转换为 真值表、状态图或硬件描述语言算法模型。 将自然语言转换为真值表或状态图，要求设 计者对硬件的系统功能有较深入的了解，一 旦真值表或状态图确定后，系统的硬件结构 也随之确定。将硬件系统功能的自然语言描 述转换为硬件描述语言的算法模型,无需对电 路的结构和形式预作任何限制，与真值表或 状态图相比，硬件描述语言构造的算法模型 更加灵活，设计方便，有利于设计的优化。  用VHDL语言构造的硬件算法模型，由一系列相互关联的进程组成。构造硬件的算法模型，实际上就是把描述系统功能的自然语言翻译为一组进程，每个进程完成不同的功能。 完成这一转换，需要经过下述步骤： （1） 把描述系统功能的自然语言分组，每组映射为一个进程或块。这实际上隐含了设计的划分。 （2） 对每个进程确定激活的条件和进程激活后的动作。 （3） 写出VHDL源代码，实现进程激活后的动作。 5.1.1 先进先出堆栈（FIFO）的算法模型 FIFO的算法描述 根据上述FIFO的功能描述，先进先出堆栈FIFO需5个功能块组成，即 存储器体、 写指针(WP)、 读指针(RP)、 满信号FULL产生逻辑、 空信号EMPTY逻辑， 这五个功能块用五个进程描述，其中进程P1描述存储器操作，P2描述出栈指针RP的计数操作，P3描述进栈指针WP的计数操作，P4描述满标志产生逻辑，P5描述空标志产生逻辑。堆栈的操作在时钟脉冲CLK的控制下同步进行。 256字节FIFO的VHDL算法模型。 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY fifo IS GENERIC (w：INTEGER: = 256； K：INTEGER: = 8)； PORT (clk, reset, wr, rd：IN STD_LOGIC； din：IN STD_LOGIC_VECTOR (k-1 DOWNTO 0)； dout：OUT STD_LOGIC_VECTOR (k-1 DOWNTO 0)； full, empty：OUT STD_LOGIC)； END fifo； ARCHITECTURE behav OF fifo IS TYPE memory IS ARRAY (0 TO w-1) OF STD_LOGIC_VECTOR (k-1 DOWNTO 0) ; SIGNAL ram：MEMORY； SIRNAL up, rp：INTEGER RANGE 0 TO w-1； SIGNAL in_full, in_empty：STD_LOGIC； BEGIN full = in_full； empty = in_empty； dout = ram (rp); P1: PROCESS (clk) BEGIN IF (clk EVENT AND clk = 1) THEN IF (wr = 0 AND in_full = 0 )THEN ram (wp ) = din； END IF； END IF； END PROCESS P1； P2：PROCESS (clk, reset) BEGIN IF (reset = 1) THEN rp = w-1； ELSIF (clk EVENT AND clk = 1 ) THEN IF (rd = 0 AND in_empty = 0 ) THEN