FPGA基本概念与DE2开发平台分析.ppt

　　来自相邻LAB块的直接互连、R4互连和C4互连都可以驱动M4K RAM的本地互连，最多可达16根线的M4K RAM块的数据输出可以直接驱动R4互连、C4互连以及左右相邻的LAB直接互连。LAB行时钟提供M4K RAM块的时钟，M4K RAM块的本地互连将来自M4K相邻的LAB块的直接互连、R4互连和C4互连的信号转换为地址信号与数据输入信号。图1.21所示为M4K RAM块的布线。 图1.21 M4K RAM块的布线 1.2.7 嵌入式乘法器 　　嵌入式乘法器为CycloneⅡ系列FPGA提供了数字信号处理(Digital Signal Processing, DSP)的能力，可以用来实现快速傅里叶变换(FFT)、离散余弦变换(DCT)及有限脉冲响应(FIR)等数字信号处理，使CycloneⅡ系列FPGA可以高效地用于音频/视频信号处理。CycloneⅡ系列FPGA的嵌入式乘法器可以配置成9×9或18×18的乘法器进行工作，在这两种工作模式下，如果同时使用输入/输出寄存器，则最高性能可达到250?MHz。各种器件的乘法器资源见表1.10。 　　嵌入式乘法器由两个输入寄存器、一个乘法单元、一个输出寄存器以及相关的控制信号组成，其内部结构如图1.22所示。如表1.10所示，嵌入式乘法器按列排列，根据器件的不同，可以是1～3列。嵌入式乘法器的高度与LAB行的高度一样。嵌入式乘法器在CycloneⅡ系列FPGA中的位置如图1.23所示。 图1.22 嵌入式乘法器的结构 图1.23 嵌入式乘法器在CycloneⅡ系列FPGA中的位置 　　嵌入式乘法器的两个操作数可以是符号数，也可以是无符号数。如果两个操作数都是无符号数，则相乘的结果是无符号数；只要其中有一个是符号数，则相乘的结果是符号数。控制信号signa和signb分别表示数据A和数据B是符号数还是无符号数，为1表示该操作数是符号数，signa和signb可以在运行时动态地改变。 　　乘法器的接口布线如图1.24所示。来自相邻LAB块的直接互连、R4互连和C4互连都可以驱动乘法器的行接口互连，乘法器可以通过行接口互连与左右相邻的LAB通信。左右LAB块最多可以各有16根信号线与乘法器的行接口互连连接。乘法器的行接口互连提供乘法器的输入，乘法器可以直接输出到R4互连、C4互连或左右LAB的本地互连。 图1.24 乘法器的接口布线 　　乘法器有两种工作模式：9×9模式和18×18模式。图1.25是乘法器的18位工作模式，此时乘法器配置成一个18×18的乘法器。这种模式下的两个输入操作数最多可以是18位，它们可以是符号数，也可以是无符号数，输入/输出都可以寄存。 图1.25 乘法器的18位工作模式 　　9×9模式下，一个嵌入式乘法器块可以配置成两个9×9的乘法器，这种模式下每个乘法器的两个输入操作数最多可以是9位，可以是符号数，也可以是无符号数，输入/输出都可以寄存。每个乘法器只有一个signa和一个signb，当一个乘法器用作两个9×9的乘法器时，输入数据A的两个输入符号必须相同，输入数据B的两个输入也必须具有相同的符号表示。如果不用signa和signb，QuartusⅡ软件将默认乘法器实现无符号乘法。图1.26是嵌入式乘法器的9位工作模式。 图1.26 乘法器的9位工作模式 　　QuartusⅡ软件通过宏功能模块(Megafunction)的MegaWizard Plug-In Manager对乘法器的工作模式和参数进行配置。Altera提供了使用乘法器的两种方法：例化和推断。这两种方法都是通过对lpm_mult(相乘)、altmult_add(乘加)、altmult_accum(相乘累加)等三个宏功能模块的调用来实现的。 1.2.8 IOE的结构及特性 　　CycloneⅡ系列FPGA支持多种单端I/O标准，这些标准包括LVTTL、LVCMOS、SSTL-2、SSTL-18、HSTL-18、HSTL-15、PCI和PCI-X。当FPGA与其他高级存储器件如双倍数据速率存储器(DDR和DDR2)、SDRAM和QDRⅡ SRAM等器件一起工作时，单端I/O标准是关键因素。表1.11列出了CycloneⅡ器件支持的单端I/O标准及其目标性能。 　　与单端I/O标准相比，CycloneⅡ器件的差分信号能提供更好的噪声容限，产生的电磁干扰(EMI)更低，功耗也更低。表1.12列出了CycloneⅡ器件支持的差分I/O标准及其目标性能。 　　图1.27所示为CycloneⅡ系列FPGA的LVDS接口，图1.28所示为CycloneⅡ系列FGPA的RSDS和mini-LVDS接口。 图1.27 CycloneⅡ系列FPGA的LVDS接口 图1.28 CycloneⅡ系