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异步计数器7.3计数器2概述2一、计数器：2二、计数器的分类27.3.1 异步计数器3一、异步二进制计数器3二、异步十进制加法计数器8三、集成异步计数器CT74LS290107.3.3 利用计数器的级联获得大容量N进制计数器117.3.3 利用计数器的级联获得大容量N进制计数器16计数器概述一、计数器用以统计输入计数脉冲CP个数的电路。计数器的“模”（用M表示）：计数器累计输入脉冲的最大数目。也为电路的有效状态数。如M＝6计数器，又称六进制计数器。二、计数器的分类1．按计数进制分二进制计数器：按二进制数运算规律进行计数的电路称作二进制计数器。十进制计数器：按十进制数运算规律进行计数的电路称作十进制计数器。任意进制计数器：二进制计数器和十进制计数器之外的其它进制计数器统称为任意进制计数器。如五进制计数器、六十进制计数器等。2．按计数增减分加法计数器：随着计数脉冲的输入作递增计数的电路称作加法计数器。减法计数器：随着计数脉冲的输入作递减计数的电路称作减法计数器。加/减计数器：在加/减控制信号作用下，可递增计数，也可递减计数的电路，称作加/减计数器，又称可逆计数器。也有特殊情况，不作加/减，其状态可在外触发控制下循环进行特殊跳转，状态转换图中构成封闭的计数环。3．按计数器中触发器翻转是否同步分异步计数器：计数脉冲只加到部分触发器的时钟脉冲输入端上，而其它触发器的触发信号则由电路内部提供，应翻转的触发器状态更新有先有后的计数器，称作异步计数器。同步计数器：计数脉冲同时加到所有触发器的时钟信号输入端，使应翻转的触发器同时翻转的计数器，称作同步计数器。显然，它的计数速度要比异步计数器快得多。7.3.1 异步计数器一、异步二进制计数器1．异步二进制加法计数根据学生的程度，有时也可以从设计的角度，讨论异步二进制加法计数器的设计思想。复习（提问）：1 怎样由JK F/F、D F/F实现T′F/F？2 二进制加法的进位规则？[必须满足二进制加法原则：逢二进一（1+1=10，即Q由1加1→0时有进位）；各触发器应满足两个条件：每当CP有效触发沿到来时，触发器翻转一次，即用T′触发器。控制触发器的CP端，只有当低位触发器Q由1→0（下降沿）时，应向高位CP端输出一个进位信号（有效触发沿），高位触发器翻转，计数加1。]由JK触发器组成4位异步二进制加法计数器①逻辑电路JK触发器都接成T′触发器，下降沿触发。②工作原理异步置0端上加负脉冲，各触发器都为0状态，即Q3Q2Q1Q0＝0000状态。在计数过程中，为高电平。只要低位触发器由1状态翻到0状态，相邻高位触发器接收到有效CP触发沿，T′的状态便翻转。③状态转换顺序表7.3.1所示。电路为十六进制计数器。④工作波形（又称时序图或时序波形）输入的计数脉冲每经一级触发器，其周期增加一倍，即频率降低一半。一位二进制计数器就是一个2分频器，16进制计数器即是一个16分频器。表7.3.1 四位二进制加法计数器状态转换顺序表图7.3.2所示为由D触发器组成的4位异步二进制加法计数器的逻辑图。由于D触发器用输入脉冲的上升沿触发，因此，每个触发器的进位信号由端输出。其工作原理类似，让学生课后自行分析。2．异步二进制减法计数器根据学生的程度，有时也可以从设计的角度，讨论异步二进制减法计数器的设计思想。[二进制数的减法运算规则：1－1＝0，0—1不够，向相邻高位借位，10－1＝1；各触发器应满足两个条件：每当CP有效触发沿到来时，触发器翻转一次，即用T′触发器。控制触发器的CP端，只有当低位触发器Q由0→1（上升沿）时，应向高位CP端输出一个借位信号（有效触发沿），高位触发器翻转，计数减1。]由JK触发器组成的4位二进制减法计数器①逻辑图。FF3～FF0都为T′触发器，下降沿触发。低位触发器由0→ 1（上升沿）时，应向高位CP端输出一个借位信号（有效触发沿），而触发器为下降沿触发，低位触发器应从端输出借位信号。　②工作原理表7.3.2 四位二进制减法计数器计数状态顺序表二、异步十进制加法计数器学习要点：十进制计数器的逻辑功能，即计数状态顺序表、工作波形。具体电路不要求掌握其电路形式，了解其电路工作原理（较复杂）。异步十进制加法计数器是在4位异步二进制加法计数器的基础上经过适当修改获得的。它跳过了1010～1111六个状态，利用自然二进制数的前十个状态0000～1001实现十进制计数。4个JK触发器组成的8421BCD码异步十进制计数器1．计数状态顺序表表7.3.3 十进制计数器状态顺序表2．逻辑电路图3．工作原理FF0和FF2为T′触发器。设计数器从Q3Q2Q1Q0＝0000状态开始计数。这时J1==1，FF1也为T′触发器。因此，输入前8个计数脉冲时，计数器按异步二进制加法计数规律计数。在输入第7个计数脉冲时，计数器的状