可测试性设计与ATPG解析.ppt

* Fault Model DFT ATPG ATE *  DFT→ATPG  在DFT工具完成其硬件结构设计部分工作后，需要将设计转交给ATPG 工具（如Synopsys的TetraMax ）自动生成测试向量。需要转交的包括两个文件: 网表文件：提供设计的具体描述（包括了DFT电路） 测试协议文件，告诉ATPG 工具所采用的测试协议：包括设计的输入、输出、时钟、测试波形等信息 ATPG 工具自动生成测试向量文件（STIL格式） * 故障覆盖率(Fault Coverage) 通常芯片测试方案并不能测出芯片上所有可能的故障 一些故障本身就是没法检测的 极少数的故障非常难检测，以至要检测它们的代价过高从而被放弃 故障覆盖率：测试方案可以测到的故障数除以故障总数量 实现尽可能高的故障覆盖率是测试的最终目标，故障覆盖率自然成为了评价测试方案优劣的最重要的指标 * Fault Model DFT ATPG ATE * From ATPG to ATE * 自动测试仪ATE（1） 自动测试仪的基本构成 一组带有一定内存（用于存储测试向量）的测试通道 一系列时钟发生器 一系列电源 这些资源通过支撑着芯片的插口(socket)装载板(loadboard)加到芯片上 * 自动测试仪ATE（2） 自动测试仪可能还有的其他一些资源 用以进行算法内存测试的内存测试功能(MTF, memory test function) 模数转换器(ADC)和数模转换器(DAC) 测试Idd 和Iddq的电流测量设备 用以验证或同步输出时钟信号的频率计 * 自动测试仪ATE（3） 自动测试仪的主要指标 测试通道的数量 测试通道的内存容量（内存深度） 测试频率 测量精度 * How a Fault is Detected on ATE * Test Pattern Execution on ATE * Test Patterns Overlap * Summary What is DFT and ATPG, why needed in Gate (Logic) Level？ Fault Model Stuck-at 故障模型、时延故障模型、基于电流的故障模型 基于Stuck-at故障模型的组合电路故障侦测/测试向量生成（ Combinational Logic ATPG：D algorithm） DFT SCAN：can Testing Sequential Logic with Combinational Logic ATPG BIST: MBIST、LBIST IDDQ ATPG ATE * 跳变时延故障模型 可以看作是对SA 故障模型的增强，增加了对时域特性的约束 在这种故障测试中，先强制驱动测试点电平到故障值，然后在输入点加上一个跳变的激励，经过给定时间后检测测试点是否跳变至正确值 与stuck-at 模型的静态检测不同，跳变延时可以检测出门级电路上的上升跳变过慢(STR，slow-to-rise)或者下降跳变过慢(STF，slow-to-fall)故障 也称为门时延故障模型，因为这种模型的故障都可以归结于门输入/输出过慢 * 路径时延故障模型 路径时延故障模型与跳变时延故障模型基本上类似，路径时延故障模型可以看作是对指定路径上所有组合门电路的跳变时延之和的故障判断 *  Fault Model Stuck-at 故障模型 时延故障模型 跳变延时(transition delay)故障模型 路径延时(path delay)故障模型 基于电流的故障模型 * 静态电流Iddq Iddq 指CMOS电路在所有门处于静态下的电源总电流 在CMOS 逻辑中非翻转状态的门只消耗静态或者二极管反向(diode reverse) 电流。由于静态时PMOS和NMOS管不会同时导通, 流过它的仅是漏电流即静态电流Iddq ，约为1nA。对于一块大规模集成电路，其Iddq应在uA级（ Iddq大小与集成度有关） 任何导通的桥接、短路和断路故障都将导致静态电流Iddq上升一个数量级以上 * 基于电流的故障模型 可能会导致过大静态电流的故障 不一定导致逻辑错误，但会导致潜在的错误行为和早期故障，出现可靠性方面问题的可能。比如一个尚能正常工作的电路将来可能由于金属迁移(metal migration)等机制而逐渐失效 在一些关键场合(如心脏起搏器)，出现任何不正常的行为都应被认做是故障 常见的两类基于电流的故障模型 pseudo-stuck-at 故障模型 主要建立在SA 故障模型上：在单纯的SA模型中，观察代表逻辑值1 或者0 的电压值；而在pseudo-stuck-at 故障