(精)EDA技术第04~09讲.pptVIP

《EDA技术》第四讲:IC设计的流程2009年11月16日 《EDA技术》第五讲:IC设计的流程（续）2009年11月17日 Execution (For Digital Engineer) 《EDA技术》第六讲:IC设计的流程（续）2009年11月18日 About the timing 《EDA技术》第七讲:IC设计的流程（续）2009年11月23日 Setup time 所有逻辑闸在输出讯号上升时最长的延迟时间为3ns，最短为2ns 所有逻辑闸在输出讯号下降时最长的延迟时间为2ns，最短为1ns 所有连线（Net）最长的延迟时间为2ns，最短为1ns 所有Flip-Flop Clock到Q的延迟时间为3ns 所有Flip-Flop的Setup Time为1ns（Ts） 所有Flip-Flop的Hold Time为1ns（Th） Clock周期为14ns（Dclkp） Clock source latency为2ns（Dclks） Clock network latency为3ns（Dclkn） Clock uncertainty为1ns（Dclku） A、B及C的input delay皆为1ns（Da、Db、Dc） Y的output delay为3ns（DY） path1分析 输入A讯号由0变1，计算第1条Path终点讯号到达的时间（Arr