[VerilogHDL课设报告实时时钟设计.docVIP

河海大学计算机与信息学院（常州） 课程设计报告 题 目 实时时钟电路设计 专业、学号 授课班号 学生姓名 指导教师 完成时间 2014/1/6  课程设计（报告）任务书 （理 工 科 类） Ⅰ、课程设计（报告）题目： 实时时钟电路设计 Ⅱ、课程设计（论文）工作内容 一、课程设计目标 1、培养综合运用知识和独立开展实践创新的能力； 2、在理论学习的基础上，通过完成一个涉及时序逻辑、组合逻辑、趣味性的小系统设计，使学生不但能够将课堂上学到的理论知识与实际应用结合起来。 二、研究方法及手段应用 1、将任务分成若干模块，查阅相关论文资料，分模块调试和完成任务； 2、在遇到问题时及时查阅相关资料，并与小组成员探讨，找出适合的解决方案。 三、课程设计预期效果 1、设计一个数码管实时显示时、分、秒的数字时钟（24小时显示模式）； 2、为了演示方便，应具有分钟、小时快进功能； 3、时、分、秒设置功能（选作）。 学生姓名： 专业年级： 摘 要 【关键词】 Verilog HDL 分频 计数 译码显示 ABSTRACT The digital clock is often used in Peoples Daily life of the course. This course is designed for real-time clock circuit based on Verilog HDL, completed hours, minutes and seconds display and adjustment capabilities, while increasing the light water landscaping features and buzzer whole point timekeeping function. Design Verilog HDL language using the top-down design concept, the hardware description language as the good readability and portability and easy to understand, etc. Through the Quartus II 5.0 and ModelSim SE 6.1 f software simulation, and comprehensive. Download to FPGA chips can be used after the actual, digital clock shows. The design of the logic structure consists mainly of prescaler, counter and decoding display three modules. 50Mhz system frequency module will produce benchmark clock clock signal, two 1HZ way is the digital clock frequency, dynamic display of digital tube is scanning. Timer modules for 1HZ clock signal timing, when into three parts, minutes and seconds, Decode display module USES dynamic scanning of the digital display. Through the main module calling three modules function complete the whole design. 【Key words】igital Clock Verilog HDL divide count decoding show  第一章 系统 第一节 《硬件描述语言》是一门技术性、应用性很强的学科，实验课教学是它的一个极为重要的环节。不论理论学习还是实际应用，都离不开实验课教学。本课题的目的就是让同学们在理论学习的基础上，通过完成一