[VerilogHDL课设报告实时时钟设计.docVIP

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  • 2017-01-10 发布于北京
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[VerilogHDL课设报告实时时钟设计

河海大学计算机与信息学院(常州) 课程设计报告 题 目 实时时钟电路设计 专业、学号 授课班号 学生姓名 指导教师 完成时间 2014/1/6 课程设计(报告)任务书 (理 工 科 类) Ⅰ、课程设计(报告)题目: 实时时钟电路设计 Ⅱ、课程设计(论文)工作内容 一、课程设计目标 1、培养综合运用知识和独立开展实践创新的能力; 2、在理论学习的基础上,通过完成一个涉及时序逻辑、组合逻辑、趣味性的小系统设计,使学生不但能够将课堂上学到的理论知识与实际应用结合起来。 二、研究方法及手段应用 1、将任务分成若干模块,查阅相关论文资料,分模块调试和完成任务; 2、在遇到问题时及时查阅相关资料,并与小组成员探讨,找出适合的解决方案。 三、课程设计预期效果 1、设计一个数码管实时显示时、分、秒的数字时钟(24小时显示模式); 2、为了演示方便,应具有分钟、小时快进功能; 3、时、分、秒设置功能(选作)。 学生姓名: 专业年级:

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