VerilogHDL-chapter5解析.ppt

哈尔滨工业大学微电子中心 * 2) $random/$random(seed) module tb； …… reg [7:0] a, b, c; initial begin a = {$random}%256 ; #5 b = {$random}%256 ; #5 c = {$random}%256 ; end endmodule a,b,c… 将是一个随机序列 哈尔滨工业大学微电子中心 * 2) $random/$random(seed) module tb； …… integer seed； rom m1(data, addr); …. always @(posedge clk) // 用来验证地址为0到1024之间任意值时的ROM。 addr = {$random} %1024; endmodule 哈尔滨工业大学微电子中心 * 2) $random/$random(seed) module tb； …… reg [7:0] a, b, c; initial begin a = {$random(2)}%256 ; #5 b = {$random(2)}%256 ; #5 c = {$random(2)}%256 ; end endmodule a,b,c… 值都相等 6 哈尔滨工业大学微电子中心 * 2) $random/$random(seed) module tb； …… initial seed = 2; reg [7:0] a, b, c; initial begin a = {$random(seed)}%256 ; b = {$random(seed)}%256 ; c = {$random(seed)}%256 ; end endmodule a,b,c… 将是以2为种随机序列 6 0 5 1 0 0 5 5 哈尔滨工业大学微电子中心 * 2) $random/$random(seed) … initial seed = 2; reg [7:0] a, b, c, d, e, f; initial begin a = {$random(seed)}%256 ; #5 b = {$random(seed)}%256 ; #5 c = {$random(seed)}%256 ; #5 seed = 2; #5 d = {$random(seed)}%256 ; #5 e = {$random(seed)}%256 ; #5 f = {$random(seed)}%256 ; end … a,b,c… 将是以2为种随机序列 6 0 5 1 0 0 5 5 d,e,f… 将重复以2为种随机序列 6 0 5 1 0 0 5 5 哈尔滨工业大学微电子中心 * 3) 文件打开$fopen 语法要点： 〈file_handle〉=$fopen(文件名)； integer handle1; initial begin handle1= $fopen(file1.out); end 哈尔滨工业大学微电子中心 * 3) 文件打开$fopen 语法要点： $fdisplay (文件描述号，p1,p2,….pn); $fmonitor (文件描述号，p1,p2,….pn); $fclose(文件描述号); 举例： integer desc1; initial begin desc1=fopen(“file1.out”); $