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第一章数字逻辑习题1.1.4 一周期性数字波形如图题所示，试计算：（1）周期；（2）频率；（3）占空比例MSBLSB 0 1 2 11 12 （ms）解：因为图题所示为周期性数字波，所以两个相邻的上升沿之间持续的时间为周期，T=10ms 频率为周期的倒数，f=1/T=1/0.01s=100HZ 占空比为高电平脉冲宽度与周期的百分比，q=1ms/10ms*100%=10%1.2 数制1.2.2 将下列十进制数转换为二进制数，八进制数和十六进制数（要求转换误差不大于2?4）（2）127 （4）2.718解：（2）（127）D= 27 -1=B-1=（1111111）B=（177）O=（7F）H （4）（2.718）D=(10.1011)B=(2.54)O=(2.B)H 1.4 二进制代码1.4.1 将下列十进制数转换为 8421BCD 码：（1）43 （3）254.25解：（43）D=BCD 1.6 逻辑函数及其表示方法1.6.1 在图题 1. 6.1 中，已知输入信号 A，B`的波形，画出各门电路输出 L 的波形。解: (a)为与非， (b)为同或非，即异或第二章 逻辑代数 习题解答2.1.1 用真值表证明下列恒等式 A⊕B = AB +AB解：真值表如下 A B A⊕BABAB A⊕BAB+AB 0 0 0 1 0 1 1 0 1 1 0 0 0 0 1 0 1 0 0 0 0 1 1 0 0 1 1 1 由最右边2栏可知，A⊕B与AB+AB的真值表完全相同。 2.1.3 用逻辑代数定律证明下列等式 (3)A+ABC +ACD+ (C +D )E = A+CD+E解：A+ABC+ ACD +(C +D )E=A(1+BC )+ACD +CDE= A+ ACD +CDE=A +CD+ CDE= A+ CD+ E2.1.7 画出实现下列逻辑表达式的逻辑电路图，限使用非门和二输入与非门 2.2.2 用卡诺图法化简下列各式(d) (e) (f) EG 已知逻辑函数L= AB+ BC +CA，试用真值表,卡诺图和逻辑图（限用非门和与非门）表示 。解:1由逻辑函数写出真值表 A B C L 0 0 0 0 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 用摩根定理将与或化为与非表达式 L = AB + BC + AC = AB BC AC??4由已知函数的与非-与非表达式画出逻辑图 EG: 已知L=∑M（4，5，8，9）+∑D（10，11，12，13，14，15），试用卡诺图化简成“与或”表达式（8分）。（1）画出卡诺图 （2）表达式 4分EG: 已知L=∑M（4，5，8，9）+∑D（10，11，12，13，14，15），试用卡诺图化简成“与或”表达式，并用与非门画出逻辑电路图（10分）。解：第三章习题3.1.5 为什么说 74HC 系列 CMOS 与非门在+5V 电源工作时,输入端在以下四种接法下都属于逻辑 0: (1)输入端接地; (2)输入端接低于 1.5V 的电源; (3)输入端接同类与非门的输出低电压 0.1V; (4)输入端接 10kΩ的电阻到地. 解:对于 74HC 系列 CMOS 门电路来说,输出和输入低电平的标准电压值为: VOL =0.1V, VIL =1.5V,因此有: Vi =0 VIL =1.5V,属于逻辑门 0 Vi 1.5V=VIL ,属于逻辑门 0 Vi 0.1VIL =1.5V,属于逻辑门 0 (4)由于 CMOS 管的栅极电流非常小,通常小于 1uA,在 10kΩ电阻上产生的压降小于 10mV 即 Vi 0.01VVIL =1.5V,故亦属于逻辑 0. 3.1.9 图题3.1.9 表示三态门作总线传输的示意图，图中 n 个三态门的输出接到数据传输总线，D1，D2，……Dn为数据输入端，CS1，CS2……CSn为片选信号输入端.试问: (1) CS信号如何进行控制,以便数据D1,D2, ……Dn通过该总线进行正常传输; (2)CS信号能否有两个或两个以上同时有效?如果出现两个或两个以上有效,可能发生什么情况? (3)如果所有 CS 信号均无效,总线处在什么状态? 解: (1)根据图解 3.1.9 可知,片选信号 CS1，CS2……CSn为高电平有效,当 CSi=1 时第 i 个三态门被选中,其输入数据被送到数据传输总线上,根据数据传输的速度,分时地给 CS1，CS2……CSn端以正脉冲信号,使其相应的三态门的输出数据能分时地到达总线上. (2)CS 信号不能有两个或两个以上同时有效,否则两个不同的信号将在