第5节ystemGenerator的高级应用.docVIP

第5节 ystem Generator的高级应用 HDL 多时钟 7.5.1 导入外部的HDL程序模块 基于HDL的设计已经盛行了多年，现已积累了有大量的HDL代码资源和丰富的IP核，因此在各种FPGA设计中，不可避免地要导入一些HDL代码，以达到最优设计。System generator支持导入HDL设计，能以黑盒子（Black Box）的方式导入VHDL、Verilog HDL以及EDIF设计文件。在模型设计中，黑盒子模块和普通的System generator一样，能实现模块间的互相连接、参与仿真以及被编译成硬件电路。 1．黑盒子HDL代码的要求 黑盒子模块队导入的HDL代码格式有一定的限制，其具体要求如下： ?HDL实体的名字不能和设计中已有的模块名字重复； 顶层黑盒子实体中不能出现双向端口； 对于Verilog黑盒子，其模块和端口名必须小写，且命名要规范； HDL模块的时钟信号以及时钟使能信号都必须是标准逻辑类型，即不能使用矢量输入信号，如： input clk1, clk2;是合法的 input [1:0] clk; 是不合法的 黑盒子代码的时钟和时钟使能信号必须成对出现，即出现一个时钟信号，则必须有一个时钟使能信号。且时钟信号的名字中必须包含字符串clk，时钟使能信号的名字必须包含字符串ce，一对时钟信号和时钟使能信号的名字只能有clk和c