50M系统时钟输入..docVIP

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2017-01-11 发布于重庆
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50M系统时钟输入..doc

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50M系统时钟输入.

（1）50M系统时钟输入 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY clkout IS PORT ( clk50m : IN STD_LOGIC; --50M系统时钟输入 clk1kHZ : OUT STD_LOGIC; --1KHZ显示扫描时钟输出 clk1HZ : OUT STD_LOGIC);--1HZ闸门信号产生 END clkout; ARCHITECTURE A OF clkout IS BEGIN PROCESS(clk50m) --产生显示扫描时钟1KHZ variable cnttemp : INTEGER RANGE 0 TO 99999; BEGIN IF clk50m=1 AND clk50mevent THEN IF cnttemp=99999 THEN cnttemp:=0; ELSE IF cnttemp50000 THEN clk1khz=1; ELSE clk1khz=0; END IF; cnttemp:=cnttemp+1; END IF; END IF; END PROCESS; PROCESS(clk50m) --产生显示扫描时钟1KHZ variable cnt : INTEGER RANGE 0 TO BEGIN IF clk50m=1 AND clk50mevent THEN IF cntTHEN cnt:=0; ELSE IF cnTHEN clk1hz=1; ELSE clk1hz=0; END IF; cnt:=cnt+1; END IF; END IF; END PROCESS; END A; （2） library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt is port(clk : in std_logic; --1MHz 输入 freq1 : out std_logic; --1Hz 输出 freq488 : out std_logic; --488Hz 输出 freq1953 : out std_logic; --1953Hz 输出 freq7812 : out std_logic; --7812Hz 输出 freq31250: out std_logic; --31250Hz 输出 freq125k : out std_logic; --125KHz 输出 freq500k : out std_logic ); --500KHz 输出 end cnt; architecture behv of cnt is signal temp: std_logic_vector(19 downto 0); begin process(clk) begin if clkevent and clk =1 then if temp=11110100001000111111 then temp=00000000000000000000; else temp=temp+1; end if; end if; end process; freq1=temp(19); freq488=temp(10); freq1953=temp(8); freq7812=temp(6); freq31250=temp(4); freq125k=temp(2); freq500k=temp(0); end behv; （3) 测频控制信号发生器的源程序TESTCTL.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;