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可编程逻辑器件实验报告1.
一、74LS04的VHDL描述
74LS04有六个独立的非门,A为输入端,Y为输出端,且输出的是A的非。其VHDL描述代码如下:
LIBRARY ieee;
USE ieee.std_logic_1164.all;
ENTITY ls04 IS
PORT(a : IN STD_LOGIC_VECTOR(5 DOWNTO 0);
y : OUT STD_LOGIC_VECTOR(5 DOWNTO 0));
END ls04;
ARCHITECTURE one OF ls04 IS
BEGIN
PROCESS (a)
BEGIN
y=not a;
END PROCESS;
END one;
功能仿真如下图:
二、74LS08的VHDL描述
74LS08是四单元的二输入与门。A、B为输入端,Y为输出端,且Y=AB。其VHDL代码描述如下:
LIBRARY ieee;
USE ieee.std_logic_1164.all;
ENTITY ls08 IS
PORT(a : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
b : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
y : OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END;
ARCHITECTURE one OF ls08 IS
BEGIN
PROCESS (a,b)
BEGIN
y=a and b;
END PROCESS;
END one;
功能仿真如下:
三、74LS10的VHDL描述
74LS10是三单元的三输入与非门,A、B、C为输入端,Y为输出端,且Y=~(ABC)。其VHDL描述代码如下:
LIBRARY ieee;
USE ieee.std_logic_1164.all;
ENTITY ls10 IS
PORT(a : IN STD_LOGIC_VECTOR(2 DOWNTO 0);
b : IN STD_LOGIC_VECTOR(2 DOWNTO 0);
c : IN STD_LOGIC_VECTOR(2 DOWNTO 0);
y : OUT STD_LOGIC_VECTOR(2 DOWNTO 0));
END;
ARCHITECTURE ONE OF ls10 IS
BEGIN
PROCESS (a,b,c)
BEGIN
y=not (a and b and c);
END PROCESS;
END;
功能仿真如下图:
四、74LS490的VHDL描述
74LS490是一个有两单元的以BCD码输出的十进制计数器,有一个异步置9输入端MS,高电平有效,一个异步清零输入端MR,高电平有效,一个计数脉冲输入端CP,下降沿有效,四个输出端,为Q3~Q0,表示CP计数值,且为BCD码表示。其VHDL描述代码如下:
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity ls49 is
port(ms1:in std_logic;
ms2:in std_logic;
mr1:in std_logic;
mr2:in std_logic;
cp1:in std_logic;
cp2:in std_logic;
q1:out std_logic_vector(3 downto 0);
q2:out std_logic_vector(3 downto 0));
end;
architecture one of ls49 is
signal t1,t2:std_logic_vector(3 downto 0);
begin
p1: process(ms1,mr1,cp1) --第一单元
begin
if mr1=1 then t1=0000;
elsif ms1=1 then t1=1001;
elsif cp1event and cp1=0 then
if t1=9 then t1=0000;
else t1=t1+1;
end if;
end if;
end process;
q1=t1;
p2: process(ms2,mr2,cp2) --第二单元
begin
if mr2=1 then t2=0000;
elsif ms2=1 then t2=1001;
elsif cp2event and cp2=0 then
if t2=9 then t2=0000;
else t2=t
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