数字式日历牌课程设计报告..docxVIP

《数字电子技术基础》课程设计报告题目名称 数字式日历牌 班 级 信息121 姓 名 王涛 学 号1204010125同组者成 绩计算机与信息工程学院一、课题名称数字式日历牌二、设计任务及要求用中、小规模集成电路设计一个能自动显示“年、月、日、星期、时、分”的数字式日历牌，能实现以下功能：1．由555定时器产生1kHz的标准“分”信号。2．“分计数器”为00 ~ 46的四十七进制计数器。3．“时计数器”为00 ~ 23的二十四进制计数器。4．“星期计数器”为1、2、3、4、5、6、日的七进制计数器。5．“日计数器”根据月的不同，可为十五～十八进制计数器。6．“月计数器”为1 ~ 12的十二进制计数器。7．2月份的天数，平年是15天，闰年是16天，这个情况应考虑进去。8．具有校时功能。即只要将开关置于校时位置，可分别对“年、月、日、星期、时、分”进行手动脉冲输入或连续脉冲输入的校正。三、系统框图四、单元电路1. 555定时器OUT端产生频率为1kHz的标准“分”信号2. 分单元电路分单元电路由两片74LS160组成，低位片的EP、ET一直接高电平VCC，其进位端接高位片的EP、ET。两块74LS160的QA、QB、QC、QD分别接两个七段数码管。CLK由555定时器提供，当计数器的值为46时，CLR值为0，等待下一个CLK信号作用时，计数器被置为00，即可实现00~46的47进制计数器。进位的同时会产生一个上升沿经非门变成下降沿作用于下一个模块。3. 时单元电路时单元电路由两片74LS160组成，低位片的EP、ET一直接高电平VCC，其进位端接高位片的EP、ET。两块74LS160的QA、QB、QC、QD分别接两个七段数码管。CLK由分单元电路提供，当计数器的值为23时，CLR值为0，等待下一个CLK信号作用时，计数器被置为00，即可实现00~23的24进制计数器。进位的同时会产生一个上升沿经非门变成下降沿作用于下一个模块。4. 星期单元电路星期单元电路由一片74LS160组成，低位片的EP、ET一直接高电平VCC，其A端接高电平VCC。74LS160的QA、QB、QC、QD接七段数码管。CLK由时单元电路提供，对QA、QB、QC、QD重新编码使输出为7时数码管显示8。当计数器的值为8时，LOAD值为0，等待下一个CLK信号作用时，计数器被置为1，即可实现星期的进制计数器。5. 日单元电路日单元电路由两片74LS160组成，低位片的EP、ET一直接高电平VCC，其进位端接高位片的EP、ET，其A端接高电平VCC。两块74LS160的QA、QB、QC、QD分别接两个七段数码管。CLK由时单元电路提供，当计数器的值为15时，且满足平年二月，LOAD值为0，等待下一个CLK信号作用时，计数器被置为01，即可实现01~15的15进制计数器；当计数器的值为16时，且满足闰年二月，LOAD值为0，等待下一个CLK信号作用时，计数器被置为01，即可实现01~16的16进制计数器；当计数器的值为17时，且满足小月，LOAD值为0，等待下一个CLK信号作用时，计数器被置为01，即可实现01~17的17进制计数器；当计数器的值为18时，且满足大月，LOAD值为0，等待下一个CLK信号作用时，计数器被置为01，即可实现01~18的18进制计数器。进位的同时会产生一个上升沿经非门变成下降沿作用于下一个模块。6. 月单元电路月单元电路由两片74LS160组成，低位片的EP、ET一直接高电平VCC，其进位端接高位片的EP、ET。两块74LS160的QA、QB、QC、QD分别接两个七段数码管，低位片A端接高电平VCC。CLK由日单元电路提供，当计数器的值为12时LOAD值为0，等待下一个CLK信号作用时，计数器被置为01，即可实现01~12的12进制计数器。进位的同时会产生一个上升沿经非门变成下降沿作用于下一个模块。同时把输出1、3、5、7、8、10、12经过与门作为大月的特征信号；把4、6、9、11经过与门作为小月的特征信号；把2作为2月的特征信号。7. 年单元电路年单元电路由四片74LS160组成， LOAD、CLR、EP、ET一直接高电平VCC，其进位端接高位片的CLK。四块74LS160的QA、QB、QC、QD分别接四个七段数码管，低位片CLK由月单元电路提供，高电位CLK由低电位的RCO端提供。判断闰年信号作为特征信号输出。判断闰年的方法：十位个位都为0，判断前两位能否被4整除；十位个位不都为0，判断后两位能否被4整除；被四整除的特征为XXX0 XX00、XXX1 XX10，满足期中一种即可。五、总电路六、电路的组装调试1.用函数发生器代替555定时器，输出正弦波频