数字集成电路低功耗分析..docxVIP

数字集成电路低功耗分析摘要：电子产品功耗的大小不仅限制了便携设备电池使用时间,也在一定程度上影响着设备性能。研究如何降低功耗己经成为所有IC设计者必须考虑的重要问题，对功耗的优化也是目前每个IC设计企业的必要环节。本文主要对数字集成电路功耗的优化方法进行了分析，分别从工艺级、电路级、版图级、门级、寄存器级、算法级和系统级分析了低功耗的优化方法。关键词：低功耗；集成电路；优化引言： 随着移动设备快速大量的增加和芯片处理速度的提高，芯片的功耗己成为集成电路设计者必须考虑的重要问题，于此同时对芯片的整体性能评估己经由原来的面积和速度变成了面积、时序、可测性和功耗的综合考虑，而且功耗所占的比重越来越大。低功耗技术的研究背景：集成电路是一个二十世纪发展起来的高技术产业，也是二十一世纪世界进入信息化社会的前提和基础。在1958年德克萨斯仪器公司生产出第一块集成电路，集成电路产业就一直保持着快速的发展速度，处在数字化和信息化时代的今天，数字集成电路的应用和改进显得尤为重要，从电子管到晶体管再到中小规模集成电路和超大规模集成电路，到现在市场上主流的专用集成电路(ASIC)，以及现处于快速发展的系统级芯片，数字集成电路始终朝着速度更快，集成度更高，规模更大的方向不断发展。从目前状况来看，数字集成电路基本上仍然遵循摩尔定律来发展—集成度几乎每18个月增长一倍。但是随着芯片规模的不断扩大，功耗问题变得越来越突出，并且成为制约数字集成电路发展的重要因素。长期以来，面积最小化和处理的高速度是数字集成电路设计中最主要的问题。现在，因为新的IC技术工艺的使用和集成度越来越高，降低芯片功耗逐渐成为了非常重要的一个因素。在亚微米和深亚微米的技术中，由于能量消耗而产生的余热使电路中的某些功能受到了不同程度的影响。功耗的增加意味着电迁移率的增加。当芯片温度上达到一定的程度时，电路就无法正常工作，因此复杂系统的性能就会被严重的影响到，并且整个系统的可靠性将会降低，尤其对于要求具有长生命周期和高可靠性的电子产品来说，降低功耗是必然的选择。从产品市场需求来看，近年来依靠电池供电的数码产品的大量使用如便携电脑、移动通讯工具等，这些产品的功耗严重影响着用户的使用体验，为了使产品具有更长的使用时间，迫切需要降低产品功耗。目前，功耗的优化方法有很多种，也越来越具有针对性，但大体思路都是通过降低工作电压和工作频率、减少计算量等方法来实数字集成电路的功耗优化。数字集成电路低功耗优化的下一个研究方向是结合多个层次的功耗分析与优化方法。数字集成电路低功耗优化方法：低功耗设计技术大致可以分为两类：动态技术和静态技术。静态技术是指从系统构造、工作原理方面入手，降低系统功耗,如选用低功耗器件，采用异步电路体系设计等。而动态技术则是通过改变系统的运行行为来达到降低系统功耗的目的，如在系统工作过程中，根据运行状况将器件从工作状态转入睡眠状态。功耗主要取决于四个因素:工作电压、负载电容、开关活动性和工作频率。因此，数字集成电路的低功耗优化设计要综合考虑这四个方面来找到最佳的优化方法。工艺级低功耗优化技术：封装技术对芯片的功耗有着巨大的影响，芯片级的输入输出功耗大约占到整个系统功耗的1/4到1/2，所以，在具有多个芯片的系统中，优先考虑的减少工输入输出的功耗。通常芯片之间的接口单元占了大部分的功耗，造成这种现象的原因是片间接口的电容大小在pF数量级上，而片上的电容仅仅是在fF数量级上。对于传统的封装技术，Bakogl认为每个被封装管脚的电容大约是13一14pF。由于动态功耗和电容之间成线性关系，所以芯片间的输入输出接口的电容功耗可以占到整个芯片组功耗的25%到50%之间。对于具有多个芯片的系统来说，减小输入输出电容对于降低系统的功耗具有积极的意义。多芯片封装(MCM)技术相对于印制电路版(PCB)技术可以大量地减少芯片之间通讯功耗。在MCM多芯片封装中,所有的芯片被封装在一个基板上面，此时，芯片间的输入输出接口电容可以达到片内输入输出接口电容的数量，从而降低了芯片间的功耗。采用MCM封装还可以减小片间连接线长度和电容大小，使延时减小，提高了电路性能，可以为降低电压低功耗做准备。此外，和其它封装方式相比较，MCM封装可以大大提高系统的集成度。在深亚微米工艺中，8”x10”MCM可以封装10亿个管子，不仅节省了面积，而且可以换取功耗，为功耗的设计提供灵活性。电路级低功耗优化技术： 动态逻辑在电路在具体实现的过程中，CMOS工艺提供了很多种的逻辑结构，比如全互补型静态CMOS逻辑结构、伪NMOS逻辑结构、动态CMOS逻辑结构、时钟CMOS逻辑结构、多米诺逻辑结构等。动态CMOS逻辑门的基本结构如图1所示，脉冲φ控制着整个逻辑门电路的动态工作，中间是由N型管组成的逻辑门电路，上端为输出Z，并经过P型管（预充