PCB基础知识培训_布局布线_可生产性设计剖析.docVIP

PCB培训——基础篇 PCB的相关介绍 1 PCB布局布线的注意事项 3 PCB制板和生产的注意事项 16 PCB的相关介绍 PCB布局布线的注意事项 PCB走线宽度与铜箔厚度、走线宽度的关系如下图所示：保守考虑，PCB布线时一般采用20mil载流0.5A的方法来设计线宽。 焊盘走线引出的方式： 测试点的连接： 相邻走线层的走线要正交走线，即使不能正交走线，斜交也比平行走线要好： 避免走线开环： 避免信号不同层之间形成自环，自环将引起辐射干扰： 走线分支长度的控制： 走线长度越短越好，尤其是高频信号要注意： 走线不能是锐角或者直角，需要走135度角或者直线： 电源和地的环路尽量小；电源和地的管脚，尽量不要共用过孔。 为了防止电源线较长时，电源线上的耦合噪声直接进入负载器件，应在进入每个器件之前，先对电源去耦，且为了防止它们彼此间的相互干扰，对每个负载的电源独立去耦，并做到先滤波再进入负载 高速信号的特性阻抗必须连续：同层的走线，其宽度必须连续；不同层的走线阻抗必须连续。 地的连接：分为3种，如下图所示： 1MHz一下可考虑单点接地，大部分情况下均是采用多点接地。地管脚的连接需要注意，Trace尽可能宽，必要时可用铜箔；Trace尽可能短；多路连接效果更好。如下图所示： 走线宽度不能超过焊盘宽度。一般芯片或者排阻相邻管脚不能采用直连的方式。 避免T型走线。 3W规则：为了减少走线之间的串扰，应加大线距。当线中心距不小于3倍线宽时，可保持70%的电场不互相干扰，这就是3W规则。如果要达到98%的电场不互相干扰，可使用10W的间距。没有线距要求且板上空间宽松，走线时请时刻谨记3W规则Stitching via为信号提供一个短的返回路径。下面所说的距离均指过孔中心距。当一对差分信号换层时，需要放置一个stitching via，比如CPU时钟信号；当单根信号换层时，需要放置一个stitching via，比如一根单端的时钟信号；当3根单端信号换层时，需要放置一个stitching via，比如一组地址总线；当在DIMM区域使用stitching vias时，DIMM connector的电源和地过孔不能被当作stitching vias。 Stitching caps：用于连接两个不同的参考层（如VSS到PWR），放置时要求尽可能靠近信号换层过孔。Stitching cap为信号提供一个短的返回路径。下面所说的距离均指信号所跨分割的中心到缝合电容的PCB焊盘边缘的距离。当一对差分信号换层时，需要放置一个stitching cap，比如CPU时钟信号；当4根差分对信号换层时，需要放置一个stitching cap，其位置在4对差分信号的正中间；当单根信号换层时，需要放置一个stitching cap，比如一根单端的时钟信号；当3根单端信号换层时，需要放置一个stitching cap，比如一组地址总线。 下面是一些添加stitching vias/caps的例子。 换参考层（相同net）：当信号由于换层导致参考层变化（参考层网络相同，比如同是VSS）时，使用缝合过孔连接两个参考层，为信号提供一条短的返回路径。 换参考层（不同net）——相同层：使用1个0.1uF或者0.01uF的0402或者更小封装的缝合电容。该电容距离走线跨层的分割不能超过1.27mm（50mil）。 换参考层（不同net）——不同层：当信号由于换层导致参考层变化时，使用1个0.1uF或者0.01uF的0402或者更小封装的缝合电容。该电容应尽可能靠近换层处。 时钟信号：时钟线是对EMC影响最大的因素之一。在时钟线上应少打孔，尽量避免和其他信号并行走线，且应远离一般信号线，避免对信号线的干扰。同时应避开板上的电源模块，避免干扰。应尽量避免靠近输出接口，防止高频时钟耦合到输出的cable线上并沿线发射出去。时钟芯片下方各层均不可走线，其下方顶层铺铜接地，底层一般铺设时钟芯片电源的铜箔。对于简单的单、双层板，由于没有电源层和地层，时钟走线可参考下图： 晶体下方不应走线，在其下方铺铜接地，如果晶体是金属外壳，应将其外壳接地。如果没有特别指明，晶体走线长度不应超过1inch。晶体走线应远离其他信号，最好能用GND进行隔离。晶体应远离板边缘、IO接口、热源、电源等噪声大的区域。 差分信号：差分信号的走线关键点就是等长等距。下图是差分信号走线的要求。等距这个要求，除了走线主区域外，管脚或者过孔出来的区域也要特别注意，尽可能减小不等距的长度。差分信号对之间间距至少20mil，即使中间有包地，也要满足20mil的间距要求。