verilog实现8字节比较器..docVIP

《8字节比较器》 一、实验目的及要求 掌握基本组合逻辑电路的实现方法； 初步了解两种基本组合逻辑电路的生成方法； 学习编写测试模块。 设计一个字节数为8位的比较器，比较两个字节的大小。如a[7:0] 大于b[7:0]，则输出高电平，否则输出低电平。 二、实验设备（环境）及要求 实验设备：PC机一台 环境要求：安装Modelsim仿真软件以及Synplify Pro综合工具 三、实验内容与步骤 1.根据实验要求编写源代码compare.v如下 /** * @File compare.v * @Synopsis 这是一个字节数为8位的比较器，比较两个字节的大小。 * 如a[7:0] 大于b[7:0]，则输出高电平，否则输出低电平。 * @Author 陈昊, @ * @Version 1 * @Date 2010-11-05 */ /* Copyright(C) 2010- * By * All right reserved * */ module compare(qOut,a,b); input [7:0]a,b; // 输入为两个8位的数 output qOut; // 输出为一个1位的数 reg qOut; // 输出qOut是一个寄存器类型的数 always @(a or b) // 当a 或者 b发生了变化，则条件触发