实验四16位直接清除及可同步加载上下计数器..docVIP

实验四16位直接清除及可同步加载上下计数器 一、实验目的 1. 了解同步上下数计数器的设计原理及其特性。 2. 设计一个16位二进制同步上下数计数器。 3. 能自行以CPLD实验系统验证所设计电路的正确性。 二 实验仪器设备1 PC机一台 2 EDA教学实验系统，1套3 CPLD实验装置，1套 三 实验内容 实验内容： (1) 设计16位二进制同步计数器。 (2) 计数器可清除、可预置、使能输出； (3) 计数器可以设置成加、减方式 (4) 进行电路功能仿真与下载。 四 实验操作步骤 1 开机，进入MAX+PLUSⅡ CPLD开发系统。 2 在主菜单中选NEW，从输入文件类型选择菜单中选文本编辑文件输入方式，进行文本编辑。 3 打开FILE主菜单，选择SAVE AS，将程序以实体名保存 4 打开Assign主菜单，选择计划使用的CPLD芯片。 5 点击编译按钮，对所设计的电路进行编译。 6 进行波形仿真。点击Waveform Editor子菜单出现波形坐标后，打开NODE主菜单，选择Enter nodes from SNF子菜单，填入电路节点名称。 7仿真结果符合要求，进行芯片下载。 8 点击Floorplan Editor子菜单，为设计的电路分配芯片引脚。 建议输入信号引脚为：第一组DIP开关（见表1）；第二组DIP开关（见表2）；输出为LED灯显示，用EDA系统中上16个LED，即D17---D32，具体引脚参考实验讲义。 时钟信号：73脚或31脚(8K板) 42脚或44脚（10K板） 使能信号、预置、清零、上下（加减）信号，用第三组DIP开关，相应引脚参考讲义； 五 实验程序 16位直接清除及可同步加载上下计数器 LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_arith.all; USE ieee.std_logic_unsigned.all; ENTITY kbcnt16 IS PORT ( ena,clk,clr,load,ud : in STD_LOGIC; d :in STD_LOGIC_VECTOR(15 DOWNTO 0); q :OUT STD_LOGIC_VECTOR(15 DOWNTO 0)); END kbcnt16; ARCHITECTURE kbcnt16_ARCH OF kbcnt16 IS signal clrp,enap,loadp,udp :STD_LOGIC; begin ldudct16 :block SIGNAL cntp :STD_LOGIC_VECTOR (15 DOWNTO 0); begin process (clk) BEGIN if clr =1 then cntp = 0000000000000000; elsif clkevent and clk =1 then if load =1 then cntp = d; elsif ena =1 then if ud =1 then cntp = cntp +1 ; else cntp = cntp -1 ; end if; else cntp = cntp; end if; end if; end process; q = cntp; end block ldudct16; end; 六 实验结果 由于实验结果太长 所以把程序改为 6位直接清除及可同步加载上下计数器 LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_arith.all; USE ieee.std_logic_unsigned.all; ENTITY kbcnt16 IS PORT ( ena,clk,clr,load,ud : in STD_LOGIC; d :in STD_LOGIC_VECTOR(5 DOWNTO 0); q :OUT STD_LOGIC_VECTOR(5 DOWNTO 0)); END kbcnt16; ARCHITECTURE kbcnt16_ARCH OF kbcnt16 IS signal clrp,enap,loadp,udp :STD_LOGIC; begin ldudct16 :block