实验四VHDL语言组合电路设计..docVIP

实验四：VHDL语言的组合电路设计 一、实验目的 学习用VHDL语言设计组合电路的方法、熟悉总线数据输入方式。 二、实验内容 编程实现一个优先编码、译码及显示的电路。 实验条件 （1）电脑。 （2）开发软件：Quartus II （3）开发设备：EL — EDA—V型; EDA实验开发系统。 （4）拟用芯片：ACEX1K; EP1K100QC208-3。 四、实验要求 用VHDL设计10线——4线优先编码器模块。 用VHDL设计BCD码——7段译码器模块。 用VHDL完成编码、译码及显示的描述。 对设计结果进行仿真、下载及硬件测试。 五、实验设计 （1）10线—4线优先编码器模块 （2）7段译码器模块 Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; ENTITY display IS Port(clkdsp: in std_logic; D0,D1,D2,D3,D4,D5,D6,D7:IN STD_LOGIC_VECTOR(3 DOWNTO 0); SEL: out std_logic_vector(2 downto 0); Led7s: OUT std_logic_vector(6 downto 0)); END ENTITY display; Architecture one of display is Signal cnt8: std_logic_vector(2 downto 0); Signal y: std_logic_vector(3 downto 0); Begin P1:Process(clkdsp) --8进制计数器 Begin If clkdsp event AND CLKDSP=1 then Cnt8=cnt8+1; End if; SEL=cnt8; End process P1; P2:PROCESS(cnt8,D0,D1,D2,D3,D4,D5,D6,D7) --8选1数据选择器 BEGIN CASE cnt8 IS WHEN 000= Y= D0; WHEN 001= Y= D1; WHEN 010= Y= D2; WHEN 011= Y= D3; WHEN 100= Y= D4; WHEN 101= Y= D5; WHEN 110= Y= D6; WHEN 111= Y= D7; WHEN OTHERS=NULL; END CASE; END PROCESS P2; P3:PROCESS(y) --显示译码器 BEGIN CASE y(3 DOWNTO 0) is WHEN 0000=LED7S=0111111; WHEN 0001=LED7S=0000110; WHEN 0010=LED7S=1011011; WHEN 0011=LED7S=1001111; WHEN 0100=LED7S=1100110; WHEN 0101=LED7S=1101101; WHEN 0110=LED7S=1111101; WHEN 0111=LED7S=0000111; WHEN 1000=LED7S=1111111; WHEN 1001=LED7S=1101111; WHEN 1111=LED7S=1000000; WHEN OTHERS=NULL; END CASE; END PROCESS P3; END one; 编码、译码及显示模块的VHDL程序 LIBRARY IEEE; USE IEEE.std_logic_1164.all; ENTITY ENCODER_DEC7S IS PORT(I:IN BIT_VECTOR(9 DOWNTO 0); LED7S:OUT BIT_VECTOR (6 DOWNTO 0)); END ENCODER_DEC7S; ARCHITECTURE one OF ENCOD