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量程手动切换数字频率计  摘要 数字频率计是一种能够测量被测信号频率的数字测量仪器。它被广泛应用于航天、航空、电子、自动化测量、测控等领域。在QUARTUS II平台上，用VHDL语言编程完成了软件设计、编译、调试、仿真和下载。由于本系统采用了先进的EDA技术，不但大大缩短了开发研制周期，而且使本系统具有结构紧凑、体积小，可靠性高，测频范围宽、精度高等优点。 关键词：频率计；可编程逻辑器件；VHDL 实验内容及要求 （1）设计一个8位十进制数字式频率计，后两位为小数，其测量范围为1MHz。量程分10kHz,100kHz和1MHz三档，被测信号应是一脉冲信号。 （2）当读数大于量程时，频率计处于超量程状态。此时显示器发出溢出指示（最高位显示F，其余各位不显示数字），下一次测量时，量程增加一档；当读数小于00000时，频率计处于欠量程状态。下次测量时，量程减小一档。 （3）完成全部流程：设计规范文档、模块设计、代码输入、功能仿真、约束与综合、布局布线、下载验证等。 二、设计内容 （1）频率计的工作原理 常用的测量频率的方法有两种，一个是测周期法，一个是测频率法。 测周期法需要有基准系统时钟频率,在待测信号一个周期内，记录基准时钟频 率的周期数，则被测频率可表示为： =/ 测频率法就是在一定的时间间隔内内，得到这个周期信号重复变化的次数，则被测频率可表示为 =/ 本设计采用的是直接测频率的方法。 （2）频率计的系统框图 频率计的系统设计可以分为8位10进制计数模块、锁存器模块、控制换挡模块，其系统框图如图所示。  实验设计 1、分频模块的设计 根据设计要求，最小显示的周期是10ms，即100Hz。选用3MHz的作为输入，先输出200Hz的时钟信号。其VHDL的代码如下 library ieee; use ieee.std_logic_1164.all; entity fenpin is port(clk0:in std_logic; --输入系统时钟 clk1:out std_logic); --输出200hz时钟信号 end fenpin; architecture a of fenpin is begin p1:process(clk0) variable cnt:integer range 0 to 14999; variable ff:std_logic; begin if clk0event and clk0=1 then if cnt14999 then cnt:=cnt+1; else cnt:=0; ff:=not ff; --反向 end if; end if; clk1=ff; end process p1; end a; 图3.1为分频模块的仿真图 图3.1：分频模块仿真图 2、十进制计数器模块 8位十进制计数器模块，用来对给到的时钟脉冲输入端的待测信号产生的脉冲进行计数，十进制计数器具有计数使能、清零控制和超量程警报功能。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity jishu is port(clr,fsin,en:in std_logic; --清零，被测信号，使能信号输入 q7,q6,q5,q4,q3,q2,q1,q0:out std_logic_vector(3 downto 0)); --输出 end jishu; architecture a of jishu is Signal outrange:std_logic;--超过1M量程 begin process(en,fsin,clr) --计数 variable c0,c1,c2,c3,c4,c5,c6,c7:std_logic_vector(3 downto 0); begin if fsinevent and fsin=1then if en=1 and outrange=0 then if c01001then c0:=c0+1; else c0:=0000; if c11001then c1:=c1+1; else c1:=0000; if c21001then