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VLSI电路可测性设计技术及其应用综述 成 立，王振宇，高 平，祝 俊 （江苏大学电气与信息工程学院，江苏 镇江，212013） 摘要：综述了超大规模集成电路的几种主要的可测试性设计技术，如扫描路径法、内建自测试法和边界扫描法等，并分析比较了这几种设计技术各自的特点及其应用方法和策略。 关键词：VLSI；可测试性设计；内建自测试；自动测试设备；应用前景 中图分类号： TN407 文献标识码：A 文章编号：1003-353X(2004)05-0020-05 1 引言 数字电路是由超大规模集成电路（VLSI）构成的。VLSI芯片不但构造精细、集成度高（特别是CMOS/BiCMOS芯片），而且经过许多道工艺流程制作而成，因此难免存在着缺陷和/或故障，从而产生工作不正常的现象。所以检测VLSI芯片工作正常与否，对于生产厂商和用户都是极其重要的[1-3]。随着VLSI芯片向深亚微米、特大规模集成电路（ULSI）和高密度方向发展，进行测试所需费用也越来越昂贵，但如果不进行某种可测试性设计（DFT），那么测试并制作VLSI成品 将是不可能的。解决这一问题的方案是如何以较低的测试成本换来VLSI的成功研制[4-7]，这正是本文所要讨论的主题。 工程中表示测试方案是否易于实现的主要参数是可控制性和可观测性。所谓可控制性，指为能检测出目的故障或缺陷，可否方便和容易地施加测试向量输入。例如，在测试时序电路芯片的情况下，欲施加检测故障的输入信号不太容易，那么就说它的可控制性不佳。所谓可观测性，系指测试结果是否易于被观察。同样在测试时序电路的情况下，测试结果难以显示到输出屏幕上，因而说其可观测性不好。DFT方案可说是提高可控制性和可观测性的设计技术。该项技术有诸多种方案，以下仅介绍其中三种主要的方案。 2 三种主要的DFT方案2.1扫描路径法2.1.1 方法概述扫描路径法是一种时序电路芯片的DFT方案，它将多路扫描器插入到各个触发器（FF）的输入端，在测试模式下将各个FF构造成移位寄存器形 式，以便进行测试输入的设定和测试结果的观测，而测试生成以组合电路为对象进行即可。 2.1.2 测试步骤 将图1(a)时序电路的FF部分变更成图1(b)所示电路形式就可以达到测试目的。这里省略了FF的时钟信号。当控制信号C=0时，多路扫描器选择Yi（i=1，2，…，r）输入给D触发器（DFF），电路进行正常的工作。当C=1时，多路扫描器选择Di-1输出，DFF作移位寄存器使用。 现在考虑作为图1(a)中组合电路部分N0的一个测试向量输入，即输入（X1X2…XnS1S2…Sr）=（A1A2…AnB1B2…Br）进行检测时的操作步骤。 （1）扫描输入操作取C=1，设置成移位寄存器模式。将Br加到Din端，一个时钟后Br被置入D1，然后在依次将Br-1，…，B2，B1加到Din端的同时，经过（r-1）次时钟脉冲信号的作用，（B1B2…Br）被置入到（D1D2…Dr）。 （2）施加测试输入通过将（A1A2…An）施加给（X1X2…Xn），从而将测试向量输入（X1X2…XnS1S2…Sr）=（A1A2…AnB1B2…Br）施加给N0。 （3）锁存测试结果设置C=0为通常工作模式，在观测（Z1Z2…Zm）的同时，一个时钟接着一个时钟脉冲地推进，便可将状态输出结果（Y1Y2…Yr）=（C1C2…Cr）锁存到（D1D2…Dr）。 （4）扫描输出操作先设置C=1为移位寄存器模式（Dout=Cr已能观测到），再前进（r-1）次时钟，就能依次将Cr-1，…，C2，C1从Dout端输出。上面第三步观测到的（Z1Z2…Zm）与该（C1C2…Cr）就是N0的测试结果。按照以上四步，即可完成组合电路Ns0的一个测试向量输入。一般要给出几个测试向量输入，故在第4步的移位寄存器模式下，从Dout端输出测试结 果的同时，再由Din端加入下一个测试向量输入，以减少移位寄存器模式下的时钟脉冲数。 2.2 内建自测试（BIST）法 2.2.1 BIST技术 BIST技术系在芯片上集成一个或几个被测电路。运用BIST法时，在芯片的测试阶段必须考虑内建自测试的原理：在制造芯片的电路中加入一些额外的自测试电路。测试时从芯片外部施加必要的控制信号，通过运作内建自测试的硬件和软件，检测出被测件的缺陷或故障。显然，这种测试方法不仅简化了测试步骤，而且无需昂贵的测试仪器和设备，但增加了被测器件的复杂性。 2.2.2 BIST法测试说明 图2表示用BIST法测试一个器件（被测件DUT）的原理框图。待测BIST芯片一旦接通START信号，就开始测试。当一系列检测工序完成后，从图2中OUT端输出正常或者异常的测试结果。下面对图2芯片内各个软件或硬件功能模块的作用进