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第1章集成电路设计流程导论解析
* 1.3 数字技巧和模拟技巧的对比 规模不同 主要目标不同 数字:优化芯片尺寸和提高密集度 模拟:优化电路的性能、匹配程度、速度和功能。如布线尺寸是否满足模拟电流消耗的要求?寄生效应是否太高?匹配技术是否恰当?性能比尺寸更为重要! 完成进度不同 数字:电路设计在版图设计之前 模拟:同步进行 创新要求不同 * 电路实例1 问题1:这个电路是做什么用的? 问题2:它需要多大的电流?大电流路径和小电流路径各在什么地方? 问题3:有哪些地方需要匹配? 1.3 数字技巧和模拟技巧的对比 * 限幅放大器的系统框图 限幅放大器的版图布局 电路实例2 1.3 数字技巧和模拟技巧的对比 * 光纤通信系统用 包括输入缓冲、输出缓冲、放大单元、失调电压补偿回路,采用全差分、全对称的电路结构,级与级之间直接耦合。 版图布局特点: ①全对称结构:对于差动放大器的直流和高频高速性能至关重要。 ②输入/输出基本实现最短直线沟通,争取最小互连线寄生参数和信号的最小延迟; ③输入/输出焊盘置于左右两边,在保证最短直线沟通的前提下争取最小串扰; ⑤利用芯片空余面积在芯片实现电容C1,C2的部分分量; ⑥对地线和电源线分别布置了6个和8个焊盘,充分减小了它们的寄生电阻和电感; 电路实例2说明 1.3 数字技巧和模拟技巧的对比 * * * 集成电路设计流程导论 集成电路设计流程导论 * 第1章 集成电路设计流程导论 本章内容 1.1 数字集成电路设计流程 1.2 模拟集成电路设计流程 1.3 模拟设计技巧VS数字设计技巧 * * 1.1数字集成电路设计流程 Opening Thoughts on Digital layout: 一个芯片中含有成千上万个晶体管。要把这样一个芯片用手工进行版图设计已经超出了一个掩模设计者的能力范围。 大多数大规模的数字芯片都依靠于计算机辅助设计工具来完成版图设计。 * 1.1 数字集成电路设计流程 基于分层分级的思想,一般采用自顶向下(top-down)的设计过程 主要分以下阶段: 1、功能设计:根据设计要求进行功能划分,进行RTL级描述 2、RTL级模拟与验证:检验功能的正确性 3、逻辑综合:生成逻辑网表 4、逻辑模拟与验证:检验综合的结果 5、版图生成、检查与验证:用综合的结果根据逻辑与电路及工艺要求,生成光刻用的掩膜版图 6、提交版图数据,流片 * 1、验证电路逻辑(Verifying the Circuitry Logic) 2、编译网表(Compiling a Netlist) 3、版图设计过程( Layout Process ) (1)平面布局( FloorPlanning ) (2)布置 ( Placement ) (3)布线 ( Routing ) (4)验证( Verification) 1.1 数字集成电路设计流程 简化设计过程 * 1、验证电路逻辑(Verifying the Circuitry Logic) Circuit designers use languages called VHDL or Verilog to design their enormous digital circuits. 以VHDL语言为例,电路设计者利用VHDL语言来构思一个芯片,这个芯片最初只是表现为由数字构成的一个数据库。 VHDL 文件能够描述我们需要的任意功能的元件.For example,” I want a circuit function that add two 16-bit numbers together.” 1.1 数字集成电路设计流程 简化设计过程 * VHDL数据文件被提交到一个计算机模拟器中,来测试这种软件形式的电路。 模拟器运行特点: 速度快 所需的软件描述: 电气描述:上升时间、下降时间、门延迟时间;器件参数;门的物理描述。 标准单元库或逻辑单元库 architecture STRUCTURE of TEST is component and2x port (A,B,C,D: in std_ulogic :=’1’; Y:out std_ulogic); end component; constant VCC: std_ulogic :=’1’; signal T,Q?: std_ulogic_vetctor (4 downto 0 )?; begin T(0) = VCC; A1: and2x port map (A= Q (0) , B = Q (1), 1. 验证电路逻辑(Verifying the Circuitry Logic) 1.1 数字集成电路设计流程 简化设计过程 * VHDL代码输入到硅编
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