数字电子技术课程FPGA设计及其报告..docVIP

数字电子技术课程设计报告 题 目：基于FPGA的数字频率计设计 学 年：2010-2011 学 期： 二 专 业：电气工程及其自动化 班 级： 学 号： 姓 名： 指导教师： 时 间： 11 年 2 月 28 日～ 11 年 3 月 3 日 浙江XXX学院电子信息学院 目 录 1 设计任务与要求 1 2 系统设计总体方案 1 3 各模块电路具体实现 2 3.1 时钟分频模块 2 3.2 时序控制模块 3 3.3 计数模块 4 3.4 锁存模块 6 3.5 显示译码模块 7 4 设计测试结果 8 5 总结 9 附录 10 1 设计任务与要求 本课题要完成的设计任务与要求如下： （1）、设计一个六位数的数字频率计。测量范围要求在0～999999Hz; （2）、需要设计五个模块电路，分别为：计数模块，译码显示模块，时序控制模块，分频模块，锁存模块； （3）、应用FPGA器件，通过QuartusⅡ软件（EP2C5T144C8）以原理图输入方式设计系统电路，根据设计要求选择可编程逻辑器件作为目标器件，应用QuarterⅡ软件进行系统开发设计。 2 系统设计总体方案 根据设计任务与要求，数字频率计系统主要有：计数模块、锁存模块、译码显示模块、时序控制模块、分频模块等电路模块组成，其系统组成框图如图2—1所示。 图2—1 数字频率计系统设计组成框图 各模块电路设计的主要思路和具体方案如下： （1）、计数模块：本模块主要实现六位数码管的十进制数的计数。可以通过常用的数字计数器来设计。如：74HC192、74161、74HC390等。本设计模块需要六个常用的计数器来实现个位到十万位的计数。 ； （2）、锁存模块：本模块主要实现对计数值的锁存功能。可以选用常用的触发器。如D触发器、RS触发器；或者，可以选用常用的锁存器来实现该功能； （3）、译码显示模块：本模块主要实现对计数模块的测量值以十进制数来显示，本系统选用共阴极数码管来作为显示器件，这里我们选用74HC138作为译码驱动器件； （4）、时序控制模块：本模块主要实现系统内部的各个模块协的调工作，主要产生三个控制信号：一秒钟的计数控制信号、锁存器的开启信号、计数器清零信号； （5）、分频模块：本模块主要实现将50MHz的时钟信号转换成1Hz的时钟信号。这里选用Verilog硬件描述语言来设计该模块电路。 3 各模块电路具体实现 3.1 时钟分频模块 根据整个系统中各模块电路的需求，本模块主要实现将EDA实验板上50MHz晶振产生的时钟脉冲经过分频得到1Hz的时钟信号，考虑到应用触发器或计数器来设计，电路实现比较困难和繁琐，因此选择应用Verilog硬件描述语言来设计设计本模块电路，具体程序如下： module clk_div(CLK_in,CLK_out); input CLK_in; output CLK_out; reg CLK_out; reg[25:0] temp; always @(posedge CLK_in) begin if(temp begin temp=0; CLK_out= ~ CLK_out; end else temp=temp+1; end endmodule 经过QuartusII软件综合后，电路的模块图如图3.1—1所示。 图3.1—1 时钟分频模块电路图 3.2 时序控制模块 为了实现计数模块的计数和清零功能和锁存器的锁存开启功能可以在整个系统中协调工作，本模块电路采用QuartusII软件，以原理图的形式编辑，主要选用了T触发器将1Hz脉冲信号转换成0.5Hz，TH为1秒的脉冲来作为计时器使能脉冲；经非门产生与计数使能脉冲相反的0.5Hz脉冲作为锁存器开启脉冲；将1Hz脉冲与0.5Hz脉冲经与门产生一个占空比为1/4，频率也为0.5Hz的脉冲信号作为计数器清零信号。具体电路原理图如图3.2—1所示。电路产生的时序波形图如图3.2—2所示。 图3.2—1 时序控制模块电路原理图 （1）En_jishu 引脚输出的是0.5Hz的时钟信号，也就是控制计数器的1秒钟时钟信号； （2）LOCK_EN 引脚输出的是0.5Hz的锁存器的开启信号； （3）qingling 引脚输出的是占空比为1：4且频率也为0.5Hz的时钟信号。 图3.2—2 系统时序波形图 3.3 计数模块 根据设计要求要实现六位数的测量所以这里要求设计一个六位数的计数器，本模块电路选用74HC192来设计这个计数器在本设计中将计数模块设计成