数字逻辑实验报告7..docVIP

实验七 8位移位寄存器电路设计 班级 姓名 学号 指导老师 实验目的 熟悉QuartusⅡ仿真软件的基本操作，并用VHDL/Verilog语言设计一个8位移位寄存器。 二、实验内容 1、熟悉软件的基本操作，了解各种设计方法（原理图设计、文本设计、波形设计） 用VHDL语言设计 功能表 clrn clk s1_s0 sl_sr 作用 0 X XX XX 清零 1 ↑ 11 XX 并行置数 1 ↑ 01 X1 右移补1 1 ↑ 01 X0 右移补0 1 ↑ 10 1X 左移补1 1 ↑ 10 0X 左移补0 1 ↑ 00 XX 保持 其他 保持 清零端clrn 低电平有效。 四、实验方法与步骤 实验方法： 采用基于FPGA进行数字逻辑电路设计的方法。 采用的软件工具是QuartusII软件仿真平台，采用的硬件平台是Altera EPF10K20TI144_4的FPGA试验箱。 实验步骤： 编写源代码。打开QuartusⅡ软件平台，点击File中得New Project新建工程，将工程名称建得跟文件夹名称一样。在File 中New建立一个VHDL文件。VHDL语言设计如下： 点击File/Save as以“.vhd”为扩展名存盘文件，命名为“ex.vhd”,保存时勾选“Add file to current file”选项。点击“processing”选择“Analyze current file”,检查语法错误直至出现图1.点击“processing”中的“start”选择”start analysis synthesis’进行分析综合，直至出现图2证明编译成功。 2.点击File中得New建立一个波形文件。点击“Edit”中“insert”的“insert nodes and bus_”,进入界面1，单击“Node Finder”,进入界面2，在“Filter”下拉列表中选择“Pins all”,点击“list”，“Nodes Found”框格中出现节点，点击，使节点名出现在选中的节点框格“Selected Nodes”中.点击“OK”返回界面1,再点击“OK”完成节点选择。 界面1 界面2 点击“Edit”中“end time”,出现界面3，将时间设定为2.0 us. 点击“Edit”中“grid size”,出现界面4，将周期设定为100ns. 界面3 界面4 调整节点顺序为clk,clrn,s1,s0,sl,sr,d,q；选中s1,s0点击右键选择Grouping中的group，出现界面10，设节点组名为s;同理将sl,sr合并为sl_sr; 点击，使其节点clk成为高亮状态，点击左侧栏中的，进入界面5，将开始值“start value”设为0，点击“timing”,将开始时间“start time”设为0，结束时间“end time”默认为2.0us,每个值的时间长度（半周期）“count every”设定为50ns,值“Muliplied by”默认为“1”。点击“确定”输入信号激励。 界面10 界面5 将节点clrn设为500~560ns的值为0，其余时间为1；将节点s设为开始值为11，周期为100ns，；将节点sl_sr设为周期100ns,开始值为10；d输入值点击”View”中的”Zoom out”命令缩小波形显示 制作波形如下图3所示： 点击File/Save as以“.vwf”为扩展名存盘文件，命名为“ex.vwf”,保存时勾选“Add file to current file”选项。 3. 波形仿真及验证。保存波形文件后，点击”processing“中”Generate functional simulation netlist”,命令产生功能仿真网表。出现成功后提示如下图4后，点击”assignments“中”settings”，出现以下界面6。点击左侧栏中“simulator Settings”,在”Simulation mode”的下拉列表中选择“Functional”,指定波形激励文件”Silulation input“为本波形文件“ex.vwf”,点击“OK”完成设定。点击“Processing”中的“Start simulation”,开始功能仿真。若仿真成功，会提示仿真成功图5，能够从Simulation Report窗口查看结果，见图6。 界面6 .时序仿真：功能仿真成功后，点击”assignments“中”settings”，出现以下界面7。点击左侧栏中“simulator Settings”,在”Simulation mode”的下拉列表中选择“timing”,指定波形激励文件”Silulation inpu