时序逻辑电路实验报告..docxVIP

二、时序逻辑电路实验题目1. 试用同步加法计数器74LS161（或74LS160）和二4输入与非门74LS20构成百以内任意进制计数器，并采用LED数码管显示计数进制。采用555定时器构成多谐振荡电路，为同步加法计数器提供时钟输入信号。例如，采用同步加法计数器74LS 161构成60进制加法计数器的参考电路如图2所示。设计： （一）设计一个固定进制的加法计数器。（1）利用555定时器设计一个可以生时钟脉冲的多谐振荡器，使其构成长生脉冲，对同步加法器74LS161输入信号，根据555定时器构成的多谐振荡器的周期可定，由图可的T=T1+T2=0.7（RA+RB）C+0.7 RBC=0.7（RA+2RB）C，通过改变电阻RA，RB和C的大小，可以改变脉冲的周期。所发电阻为2个510kΩ，C=1uF，则T=0.7（RA+2RB）C=0.7x510x3x0.1/1000s=1.071s. （2）利用十六进制的加法计数器74LS61组成百以内任意进制计数器，可以用清零法和置数法改变计数器的技术进制，由于译码显示器可以显示0.1.2.3….9，所以一片74LS161只可以控制一个显示器，就要将一片74LS161改为十进制，最后再利用级联的74LS161改变数组进制，可以将不同进制的数值用显示姨妈其显示出来，下面以33进制为例进行设计，a.清零法，异步清零信号为=计图如下：上图中两个一码显示，左边是低位显示，右边为高位显示。（3）状态转换图为：B,置数法，为了使显示数字范围在0～9，才能使显示译码器显示0～9，则是置数QA1QB1QC1QD1=0000，,在第一个74LS161与第二个之间对进位信号进行改造，将进位信号改为RCO=QAQD= ，用两个与非门实现该功能。则当=1，=0,且时钟信号来临时，计数器置数QA1QB1QC1QD1=0000，置数信号LD= 则设计电路为:上图中两个一码显示，左边是低位显示，右边为高位显示。（二）设计一个进制可以容易改变的加法计数器。 (1)555定时器原理同上书（1）。（2）同样将低位74LS161片与高位片之间设置成十进制和进位信号和上述一样，（3）在这里增加设置进制改变控制，可以利用四位BCD8421码比较器74LS85进行比较，利用8个数据选择开关进行设置，用一组四位设置进制的十位数字，另一组的四位设置个位数字，当加法计数器的个位和十位数字和设置进制的十位和个位数字相等时，QA=B=1,再经过与非门的处理实现清零信号。这样就可以实现加法计数器的进制再百以内实现计数。 如上图所示：进制设置为31进制，计数计到25.上图同样左边为低位计数，右边为高位计数，开关左边四位控制计数进制的十位，右边四位控制进制的个位，左边四位二进制比较器（74LS85）为个位比较，右边四位二进制比较器（74LS85）为十位比较。由于实现百以内的进制计数，再加之74LS161之间的连接限制和显示限制（可显示0～9），故开关的两组四位控制设置只能设置范围为0000～1001，计数器才可以正常工作。分析：上述第一种方案，局限在于计数器的进制固定不变，只由一种进制计数，但是所用的电子元器件比较少，功耗少，适用于一种固定场合且记住进制不变的计数，几十进制一般不变化，所花费用比较少。 第二种方案，虽然所用电子元器件较多，功耗大，进制可以根据需要进行人工设置，适应环境能力强，可应用不同机制的计数。在市场比较大的和应用场所复杂的环境下，可以大批量生产一降低其制造成本，获得一定的经济效益。改进：在对设计电路图进行仿真的时候可以改进，因为时钟脉冲的周期为T=1.071s,进行计数仿真使需要观察计数的变化，但是当进制比较大的时候，等待时间比较长，浪费大量时间，为了使主要精力集中于设计和检测计数的准确与否，可以将放电（也是充电）电容值设置小一点，如上图设置为0.1uF即100nF，则=0.1T=0.1071s,可以大大减少设计时间。 2. 试用十进制异步加法计数器74LS90和二4输入与门（74LS21）构成百以内任意进制计数器，并采用LED数码管显示。用555定时器设计多谐振荡电路，为同步加法计数器74LS90提供时钟输入信号。例如，采用同步加法计数器74LS90构成26进制加法计数器的参考电路如图3所示。设计：（一）计数器进制固定不变（1）此实验的设计时钟脉冲提供使仍然是由555定时器构成的多谐振荡器产生脉冲，器原理叙述同上体所述。 （2）根据2/5分频异步加法器74LS90，其实有二进制加法计数器和无禁止加法计数器构成成，若时钟从CPA段输入，在外部将QA和CPB连接，就构成了十进制计数器。器功能是：当R0（1）= R0（2）=1，S9（1）= S9（2）=0时，输出QAQBQCQD=0000，为异步清零。当R0（1）= R0（2）=0，S9（