1130310126_李明远_Cache的实现摘要.docx

第四章‐实验2基本Cache的实现班级：1303101姓名：李明远学号：1130310126实验要求：在实现存储芯片的基础上，按照P112，图4.50实现cache的基本功能，其中替换机构和地址映射的方式可以自定。实验原理P112，图4.50 Cache基本结构如下：三、实验设计主存采用长度为256的向量数组实现（向量长度为4，表示字长为4）；Cache采用长度为16的向量数组实现。Cache-主存地址映射采用直接映射方式：设置act变量表示读或写操作，hit变量表示cpu进行读操作时是否命中，并设置大小和Cache一致的标记数组表示标记块。进行读操作时，通过主存高位地址和标记数组进行比较判断是否命中，若命中则直接读取；否则将字块调入Cache。进行写操作时，将数据写入Cache，标记为存入高位地址，然后将字块调入主存。程序设计框图程序代码library IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;-- Uncomment the following library declaration if using-- arithmetic functions with Signed or Unsigned values--use IEEE.NUMERIC_STD.ALL;-- Uncomment the following library declaration if instantiating-- any Xilinx primitives in this code.--library UNISIM;--use UNISIM.VComponents.all;entity code isPort (clk : in STD_LOGIC;Initial : in STD_LOGIC;act : in STD_LOGIC;hit : out STD_LOGIC;high_order : in STD_LOGIC_VECTOR (3 downto 0);low_order : in STD_LOGIC_VECTOR (3 downto 0);input : in STD_LOGIC_VECTOR (3 downto 0);output : out STD_LOGIC_VECTOR (3 downto 0););end code;architecture Behavioral of code istype M_mem is array(255 downto 0) of std_logic_vector(3 downto 0);type Cache is array(15 downto 0) of std_logic_vector(3 downto 0);shared variable MainMem: M_mem;shared variable CacheMem: Cache;shared variable Mark: Cache;signal flag: std_logic;signal data_show:std_logic_vector(3 downto 0);beginhit=flag;output=data_show;process(Initial)beginfor i in 0 to 225 loopMainMem(i):=0000;if i16 thenCacheMem(i):=0000;Mark(i):=0000;end if;end loop;end process;process(clk)beginif rising_edge(clk) thenif act=0 thenif Mark(conv_integer(low_order))=high_order thenflag=1;elseflag=0;CacheMem(conv_integer(low_order)):=MainMem(cont_integer(high_order)*16+conv_integer(low_order));Mark(conv_integer(low_order)):=high_order;end if;data_show=CacheMem(conv_integer(low_order));elseif Mark(conv_integer(low_order))=high_order thenflag=1;elseflag=0;end if;CacheMem(conv_integer(low_order)):=input;Mark(conv_integer(low_order)):=