VHDL 例题.doc

1 简述VHDL语言与Verilog HDL语言的特点。 Verilog HDL 　　优点：类似C语言，上手容易，灵活。大小写敏感。在写激励和建模方面有优势。 　　缺点：很多错误在编译的时候不能被发现。Verilog HDL较自由的语法，也容易造成初学者犯一些错误。 VHDL 　　优点：语法严谨，层次结构清晰；具有更强的行为描述能力，从逻辑行为上描述和设计大规模电子系统；支持大规模设计的分解和已有设计的再利用功能。 缺点：熟悉时间长，不够灵活。 2 VHDL 程序的组成及其作用。 库( LIBRARY)说明部分: 是预先定义好的数据类型、子程序以及预先设计好的设计实体等。 实体( ENTITY) 说明部分: VHDL 中的实体( ENTITY ) 部分就是对这个元件和外部电路之间的接口进行的描述, 可以看成是定义元件的引脚。一个完整的VHDL 程序可以看成是对一个元件的功能描述, 而实体说明部分主要是描述元件的外观。 结构体(ARCHITECTURE)说明部分: 结构体( ARCH ITECT URE )是描述元件内部的结构和逻辑功能。结构体可以由以下部分组成: 1对数据类型、常数、信号、子程序及元件等元素的说明。 2对实体逻辑功能的描述, 包括各种形式的顺序描述语句和并行描述语句。 3用元件例化语句对外部元件( 设计实体)端口间的连接方式的说明。 3 VHDL并行语句有哪几种，并简述其作用？ VHDL 中的并行语句主要有以下7 种。 块(BLOCK )语句: 是由一系列并行运行的语句构成的组合体, 功能是将这些并行语句组合成一个或多个子模块。 进程( PROCESS)语句: 由顺序语句组成, 可按规定的条件将外部信号或内部数据向其他信号进行赋值。 并行信号 代入语句: 将设计实体内的处理结果向内部信号或外部端口进行赋值。 条件信号赋值语句: 根据设定的条件向信号或端口进行赋值。 选择信号赋值语句: 根据表达式的不同取值向信号或端口进行赋值。 元件例化语句: 可以把其他的设计实体当作元件来调用, 并将此元件的端口与其他的元件、信号或高层次实体的端口进行连接。 生成语句: 可以用来复制一组相同的设计单元。 4简述VHDL语言顺序语句的特点，并列出其适用范围及6种顺序语句？ 顺序语句的特点是, 用顺序语句描述的逻辑功能与语句的书写顺序有关, 即顺序语句实现的功能与它们的书写顺序是基本一致的, 语句的先后顺序有因果关系。 顺序语句只能在进程( Proces s) 和子程序中使用。 VHDL 有以下6 种顺序语句: 1赋值语句 2流程控制语句 3等待语句 4子程序调用语句 5返回语句 6空操作语句 5 简述VHDL中行为级描述、RTL级描叙及结构描述的特点。 1 行为级描述：如果在结构体中只是描述了电路的功能或者说电路的行为, 而没有涉及实现这些行为的硬件结构, 则称这种描述风格为行为描述。 2 RTL描述：也称数据流描述, RTL 是寄存器传输语言的简称。一般来说, RTL 描述主要是通过并行信号赋值语句实现的, 类似于布尔方程, 可以描述时序电路, 也可以描述组合电路, 它既含有硬件电路的结构信息, 又隐含表示某种行为。 3 结构描述：是一种基于元件例化语句或生成语句的描述风格, 结构描述就是描述元件之间的互联关系, 它将一个大的设计划分成若干个小的单元, 逐一完成各单元的设计, 然后用结构描述的方式将它们组装起来, 形成更为复杂的设计, 体现了模块化的设计思想。 6 FPGA有哪4个常用的预定义程序包，它们分别有什么作用？ 常用预定义程序包有以下四个： （1）STD_LOGIC_1164程序包 STD_LOGIC_1164程序包定义了一些数据类型、子类型和函数。数据类型包括：STD_ULOGIC、STD_ULOGIC _VECTOR、STD_LOGIC和STD_LOGIC _VECTOR。 （2）STD_LOGIC_ARITH程序包 该程序包预先编译在IEEE库中，主要是在STD_LOGIC_1164程序包的基础上扩展了UNSIGNED（无符号）、SIGNED（符号）和SMALL_INT（短整型）三个数据类型，并定义了相关的算术运算符和转换函数。 （3）STD_LOGIC_SIGNED程序包 该程序包预先编译在IEEE库中，主要定义有符号数的运算，重载后可用于INTEGER（整数）、STD_LOGIC（标准逻辑位）和STD_LOGIC _VECTOR（标准逻辑位向量）之间的混合运算，并且定义了STD_LOGIC _VECTOR到INTEGER的转换函数。 （4）STD_LOGIC_UNSIGNED程序包 该程序包用来定义无符号数的运算，其他功能与STD_LOGIC_S