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实验6 直接数字下变频处理系统信息14 李兰鑫 2110502077实验目的通过实验初步学会使用标准Simulink模块搭建一个降频器理解降频器的作用、基本原理、实现过程学会考虑如何优化各组件使设计的降频器适用于实现FPGA实验内容设计降频器。源信号采样频率为fs = 10Mhz。有用信号的频谱被调制在1.8MHz，整个5MHz频率范围内的无用信号包括噪声分量和3MHz频率附近的附加干扰信号。运行该系统，并观察接收信号。使用1.8MHz的cosine正弦波与信号相乘来达到降频的目的。设计一个低通滤波器：保留1.8MHz频率分量，对3MHz的信号分量衰减至少60dB。可以使用Simulink中的FDATool设计该滤波器，将Astop由65变为85。假定原始信号带宽为1MHz，在滤波器的输出端将该信号减采样50倍。验证降频器正常运作。使用System Generator和ISE工具在XC2VP30板上实现FPGA设计，验证系统合成是否成功。设计带有CIC滤波的降频器。本实验将设计一个带有CIC滤波的数字降频器。目标信号频率范围为0–100kHz，采样频率10MHz，为使最终的采样率为250kHz，在输出端将信号减采样40。查看系统中使用的低通滤波器参数。将其与等价CIC低通滤波器作比较。运行两个系统，验证输出结果是“极为相似的”。打开新的系统，该系统只是前一个系统中的CIC低通滤波环节，通过对该滤波器的设计修改，使其阶数降至100以下。使用System Generator将CIC设计用于FPGA实现的结果，并观察其系统损耗。实验结果1、（a）（b）（c）2、（a）（b）（d）ReportResultValuesNumber of External IOBs45 out of 556 8%Number of 18 x 18 multipliersNumber of slices7289 out of 13696 53%Post place route static timing reportMinimum Period6.526nsMaximum Frequency153.233MHz结果分析在实验1中，观察可以看到，在频谱中包含了两种明显不同的组成分量：第一种位于1.8MHz附近，它由几种不同的谐波分量组成；第二种为干扰信号，中心频率位于3MHz附近。通过与1.8MHz的cosine正弦波与信号相乘，以此达到降频的目的。于是，新的频谱中包含位于0、1.2MHz、3.6MHz、4.8MHz的频率分量，他们分别是由原本在1.8MHz和3MHz处的频谱分量向左右各频移1.8MHz得到的。之后，通过对滤波器Astop的设计、减采样等措施，得到最终的降频器。在观察频谱图后，对其进行设计，但之后的布线过程中，由于滤波器的阶数过高（500多阶）而出现了错误，未能实现合成。即系统合成失败。在实验2中，查看系统中的低通滤波器，并将其与等价CIC低通滤波器运行比较，可以看到结果十分相近。之后，对CIC低通滤波环节进行设计修改，由于之前看到的滤波器阶数过高无法实现，于是将滤波器Fstop由之前的0.11改为0.125，阶数由257降低至99，最后使用System Generator将CIC设计用于FPGA实现，记录系统损耗。心得体会通过本次实验，我对降频器的原理和设计实现过程有了初步的掌握和理解，降频器用于将射频信号降至中频或基频，包括了将有用信号降至低频并去除无用信号，同时以合适的采样速率对包含信息的信号进行重采样。同时，在实验中发现了阶数过高的滤波器无法用于FPGA的实现，于是，通过对滤波器参数的修改而实现阶数的降低，以便完成设计。此处，滤波器中的参数包括Fpass、Fstop、Apass、Astop四项，分别表示低通滤波器过渡带的起始和截止频率、通带允许的波动、阻带的抑制程度，此处将截止频率增大，即将过渡带范围增大，这一举动将使滤波器的实现变得简单，于是阶数降低，从而达到简化优化的目的。