《数字电子钟实验报告.docVIP

? 《开放创新实践1》报告 题 目： 数字电子钟 学 年： 2014-2015 学 期： 1 专 业：电子信息工程 班 级： 电子131 学 号：2011013958 姓 名：李佳斌 学 号：2011011391 姓 名：陈锦锋 指导教师： 王 阳 时 间： 2014年 12 月 21日～ 2015年 1 月 4 日 浙江万里学院电子信息学院 一、设计要求和指标 1、用24小时小时制进行时间显示。 2、能显示时、分、秒。 3、校时功能（2HZ信号调时）。 4、整点报时（发生在00时00分），红灯亮5秒。 二、原理总框图和设计思路说明 数字钟主要分为数码显示器、60进制和24进制、频率振荡器、校时电路和报时电路几个部分。数字钟要完成显示徐璈6个数码管，八段的数码管需要译码器才能显示，然后要实现时分秒的计时需要60进制和24进制计数，本次实验中我们采用74192芯片来实现。在仿真软件中的发生信号可用函数发生器仿真。电子钟需要2HZ 和1HZ的信号，此处我们用7476来实现对8HZ信号的分频。 三、各分模块设计与实现 1、显示模块的设计与实现 因为计算机输出的是BCD码，要想在数码管上显示十进制数，就必须先把BCD码转换成 7 段字型数码管所要求的代码。我们把能够将计算机输出的BCD码换成 7 段字型代码，并使数码管显示出十进制数的电路称为“七段字型译码器”。7448七段显示译码器输出高电平有效，用以驱动共阴极显示器。该集成显示译码器设有多个辅助控制端，以增强器件的功能。 7448的功能表如下表所示，它有3个辅助控制端LT、RBI、BI/RBO。 其电路图如下 2、计数模块的设计与实现 原理说明。十进制可逆计数器74192是同步可预知4位计数器，其引脚排列如下图所示，LD是预置控制端，A、B、C、D是预置输入端UP、DOWN是加法、减法脉冲输入端，BO为5输出端，CO为进位输出端。 电路图（60进制） （24进制） 其仿真图如下 由仿真图可看出，十位（Q2）从0到5，个位（Q1）从0到9，即从00计数到59后又转回到00，刚好是60进制加法计数器的工作规律 时钟脉冲模块的设计与实现 1）分频模块的设计原理 电子钟的分频是需要2Hz与1Hz的频率。我们要从8Hz中得到4HZ，2Hz与1Hz，所以我们选用的是7476芯片。 从上图可以得出，当异步置位为低电平，异步清零段为高电平时，输出端Q为高电平；当异步清零端为低电平，异步置位端为高电平时，输出Q为低电平；当异步置位端和异步清零端均为高电平时，时钟CP上升沿时触发Q变化，根据J、K的不同组合取值，实现保持、置0、置1和翻转功能，从而可以实现分频的功能。 2）软件电路图 当异步置位端和异步清零端均为高电平时，时钟CP上升沿时触发Q变化，在15ns的时候上升沿，所以实现了从4Hz到2Hz的功能，第二个7476芯片的输入是2Hz，从而当100ns的时候是上升沿发生2Hz到1Hz的功能，周期产生，从而可以实现功能。 4控制模块的设计与实现 1)控制模块的设计原理及电路图 （校时模块） 利用简单的与门和或门，使得当2HZ有效时，1HZ无效；当1HZ有效时，2HZ无效。 （整点报时） 通过7473里的2个JK触发器和74192的减法计数器来实现整点报时 仿真图 如仿真图所示，当KG为1时，2HZ有效校时；当KG为0时，1HZ有效，正常工作。 如仿真图所示，当（fen）出现高电平，（dl）以1HZ 持续5个周期，即为报时5秒。 四、总电路图、调试实现、作品图片展示和说明 总电路图 作品 说明 我们从7:59：03秒o开始计时，时钟到9:00:00分时，整点报时灯亮起，持续时间为5秒，实现报时功能。并且可以使用SW1、SW2、SW3开关分别对时分秒进行校时 五、问题与解决 1、 对某些芯片引脚排列的不清楚、和其功能的淡忘 ，使实验设计陷入了僵局。通过翻阅书本和网上资料的查找 ，让我解决了次问题。 2芯片7476的功能？（老师提问） 答：7476芯片是一种JK触发器，它具有保持、置0、置1和翻转的功能。7476是最常用的的JK触发器，其内部包括了两个JK触发器。 六、总结 通过本次设计，使我对已学过的电路、数电