集成开发环境基础解剖.ppt

ModelSim仿真技术入门 ISE中调用ModelSim 保存所有设计文件 单击测试文件 单击Simulate Behavior Model ModelSim仿真技术入门 01 02 03 语法检查 在ISE中修改设计文件 关闭ModelSim，重新仿真 参数TP错误 #TP ModelSim仿真技术入门 模块关系 所选中模块信号表 工作台 此时只有外部接口信号 仿真波形 ModelSim仿真技术入门 最大化波形窗口 右键-simulate 某些版本默认不显示仿真工具条 Break 中止仿真 Run 从当前时刻开始 执行一个仿真步长 Restart 清除波形下次从0时刻开始 Run –All 从当前时刻开始一直执行下去 常用Restart和Run –All的组合 Cursor的设置和删除 所选中信号的跳变位置定位 波形左右缩放 Zoom full 当前已仿真波形全屏 ModelSim仿真技术入门 工具栏常用按钮简介 ModelSim仿真技术入门 外部信号仿真 点击 全绿是由于信号过密 观察输入激励生成和输出是否符合要求 ModelSim仿真技术入门 内部信号仿真 向波形中添加信号 将整个模块添加 添加所需信号 根据需要添加 数量越多仿真越慢 ModelSim仿真技术入门 波形窗口编辑 插入分隔线：便于分隔信号 ModelSim仿真技术入门 波形窗口编辑 信号基数或编码转换 Edit-Select All 右键选择Radix 便于多位信号的观测 ModelSim仿真技术入门 仿真测试文件 使用 ModelSim仿真技术入门 仿真测试文件 使用 大约仿真125ms后看到LED_DATA输出发生变化 若观测LED循环显示过程，时间较长 反向调试 错误可能是源文件造成，也可能是仿真文件造成 ModelSim仿真技术入门 调试技术 如果没有实现功能，通过波形或者$输出信息定位错误； 选择错误的信号Signal_a，观察其波形与Verilog行为描述的差别； 如果于Signal_a的控制信号错误，再观察其波形与Verilog行为描述的差别； 以此类推，最终定位错误原因，修改设计。 Synplify综合技术入门 综合 错误 ISE中调用Synplify Pro 单击源文件的顶层文件（不是仿真文件） 也可以先使用Synplify Pro做语法检查 Synplify综合技术入门 综合结果（错误） View Synthesis Report Synplify综合技术入门 综合结果（正确） View Synthesis Report Synplify中双击.srm文件 Synplify综合技术入门 查看电路图 观测关键路径 Synplify综合技术入门 Synplify Pro选项使用（非常重要） 右键属性 设置目标时钟频率 (可设置实际的110%) 设置综合技术选项 Synplify综合技术入门 重新综合 查看Synplify中的结果。 只有Worst Slack为正值才能实现FPGA的功能设计。 如果Worst Slack为负值，需要查看关键路径，找出组合逻辑的问题，修改设计。 集成开发环境使用的常见问题 01 02 03 04 05 修改设计，但调用ModelSim仿真结果不变: 源文件未保存 仿真没有任何输出波形的变化: 时钟和复位信号生成不正确 提示仿真库不存在: ModelSim SE的手工编译库配置错误 综合成功后不出“√”: 系统时间有问题 上述步骤完成就可以到FPGA验证？ 只完成功能仿真和综合，距离实现还有一段距离，不要急于板级调试 Thank you ！ * * Synplify的安装与配置 功能选择 Synplify Pro必选，其他可选。 Synplify的安装与配置 Identify是可选工具，可以不安装 Synplify的安装与配置 执行 readme.txt文件中的操作 完成后运行synplify pro 8.1，选择YES，修改更新方式 Synplify的安装与配置 与ISE关联 启动ISE，关联Synplify Pro，通常能自动关联。 ChipScope的安装与配置 可观察FPGA内部信号 高版本的ISE集成ChipScope XILINX自有的一款软件在线逻辑分析仪 包括三个工具： ChipScope Pro Core Insert ChipScope Pro Core Generator ChipScope Pro Analyzer ChipScope简介 ChipScope的安装与配置 必须安装与ISE版本号一致的ChipScope，例如：ISE 7.1.4 需要配套安装 ChipScope Pro 7.1.4。 如果版本号不一致，Core Insert和Core Gener