EDA技术与VHDL设计第五VHDL基本语句(四).ppt

　　在实际系统中经常需要使用数码管进行显示。数码管是常用的显示器件，一般由发光二极管作为笔段，分为共阴和共阳两种，其符号和电路图如图5-54所示。共阴数码管的八段发光二极管的阴极连接在一起(3脚和8脚)，阳极对应各段分别控制，如输入端a输入高电平就点亮该段。共阳数码管的八段发光二极管的阳极连接在一起，阴极对应各段分别控制，如输入端a输入低电平就点亮该段。因此通过控制各段的电平就可以点亮数码管的各段，从而显示不同的数字。以共阴数码管为例，公共端接地，具体各段编码如表5-2所示，其中dp代表小数点。 图5-54 数码管符号和电路 　　例5-54需要2位数码管分别显示计数结果的个位和十位，即在计数电路的基础上需要增加显示模块，用于控制数码管的显示，连接示意如图5-55所示。其中dig0和dig1作为位选信号分别连接在数码管1和数码管2的公共脚上(3脚和8脚)，用于控制是否选中该数码管。以共阴数码管为例，当dig0取值为“0”时，数码管1被选中，可以工作，此时根据段选信号seg[7..0]?的取值就可以确定数码管1上显示的数字。当dig1取值为“0”时，数码管2被选中，根据段选信号seg[7..0]?确定数码管2上显示的数字。由于2位数码管的段选端口都是连接到同一段选信号seg上的，因此，如果位选信号dig0和dig1同时取值为“0”，2位数码管将显示相同的数字，不能够实现分别显示计数结果的个位和十位的要求。 　　所以要使数码管显示不同的数字就只有轮流选中不同的数码管，依次显示数字。时钟信号clk_s是数码管的扫描时钟，根据clk_s的不同频率，2位数码管以不同的速度轮流显示。尽管实际上2位数码管并非同时点亮，但只要扫描的速度足够快，利用发光二极管的余辉和人眼的视觉暂留作用，就能使人感觉数码管同时在显示，这就是数码管的动态显示。例5-55是2位数码管动态扫描显示和译码的示例。 图5-55 计数器与2位数码管的连接示意 　　将例5-45和例5-55作为底层元件，则顶层例化见例5-56，仿真结果见图5-56。读者可以查阅《EDA技术与VHDL设计实验指导》一书附录中的管脚分配表，在EDA综合实验箱中进行硬件电路的验证。 图5-56 2位十进制计数器显示顶层原理图 作业题5-20 设计一个10线-4线优先编码器，其功能如图5-58所示 图5-58 10线-4线优先编码器 5-24 设计一个计时器，能够完成0分0秒到9分59秒的计时。电路具有异步清零信号reset、同步计时开始信号start以及同步计时停止信号stop。当信号start取值为“1”时，开始计时；当信号stop取值为“1”时，停止计时。 　　5-25 在习题5-24的基础上，采用共阴数码管显示计时结果，显示结构为0.00～9.59。顶层原理框图如图5-59所示。 图5-59 习题5-25结构示意图 人有了知识，就会具备各种分析能力， 明辨是非的能力。 所以我们要勤恳读书，广泛阅读， 古人说“书中自有黄金屋。 ”通过阅读科技书籍，我们能丰富知识， 培养逻辑思维能力； 通过阅读文学作品，我们能提高文学鉴赏水平， 培养文学情趣； 通过阅读报刊，我们能增长见识，扩大自己的知识面。 有许多书籍还能培养我们的道德情操， 给我们巨大的精神力量， 鼓舞我们前进。 * * 第5章 VHDL基本语句 * 第5章 VHDL基本语句 第 5 章 VHDL基本语句 5.1 并行语句 5.2 顺序语句 5.3 常用语句的比较 5.4 组合逻辑电路的设计 5.5 时序逻辑电路的设计 习题 　　　　5.5 时序逻辑电路的设计　　时序逻辑电路与组合逻辑电路最大的不同在于：时序逻辑电路的输出不仅和输入有关，还与电路当前的状态有关，即时序逻辑电路具有记忆功能。时序逻辑电路的主要特征是时钟信号的驱动，即电路的各个状态在时钟的节拍下变化。本节以几个典型时序逻辑电路为例进一步说明VHDL语句的使用。 5.5.1 边沿JK触发器的设计　　边沿JK触发器是数字电路中常用的一种触发器，是构成时序逻辑电路的基础器件，它的逻辑功能如表5-1所示。当时钟信号clk的下降沿到来时，判断J和K的取值。当J=K=“0”时，触发器处于保持状态，即保持当前输出不变；当J=“0”，K=“1”时，触发器处于置“0”状态；当J=“1”，K=“0”时，触发器处于置“1”状态；当J=“1”，K=“1”时，触发器处于翻转状态，即下一个状态总是与上一个状态取值相反。 　　例5-50是采用VHDL语言描述的JK触发器，仿真结果见图5-44。当时钟clk信号下降沿到来时，根据J和K的不同取值，决定输出的状态。 图5-44 JK触发器时序仿真波形 5.5.2 移位寄存器的设计　　在前面章节的讲述中