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Step 2：源－漏共用 * CMOS Layout * 将相邻晶体管中原先独立但接同一电位的源漏区合并，合并后的区域即可以是一个晶体管的源，同时也可以是另一个晶体管的漏。 * CMOS Layout * 只要是相同端点，任何两个相邻的晶体管都可以采 用源漏共用。 Two Inverters In GND Out VDD In GND Out VDD 源漏区共用 ? ? §2.5 器件连接技术 器件连接技术 器件接触 CMOS版图设计基本技术 §2.5 器件连接技术 器件连接： 用导体层将相同的端点连接在一起。 导体层： 金属、多晶硅、扩散层 源漏区共用后，我们需要将接到同一电位上的端 点用导体层连接起来。 导体 pdiff/ndiff 3 poly 3 2 metal 器件连接 多晶硅连接 一般一个工艺只有一种类型的多晶硅； 可用作栅连接或特殊情况下的连线。 金属连接 一般一个工艺有多种类型的金属层； 只可用作相同端点间的互连线。 叉指型 扩散层连接 Note: 连接后的管子的有效栅宽与原管相同，但寄生 参数变小了。 器件接触 实现不同导体层间的连接。 包括：接触孔和通孔 接触孔 底层金属孔，实现底层金属与不同导体层间 的连接。 通孔 实现不同金属层间的连接。 接触孔和通孔 Simplified via/contact generation v12, v23, v34, v45 ct, nwc, pwc 0.44 x 0.44 m1 0.3 x 0.3 ct 0.44 x 0.44 poly 0.6 x 0.6 m6 0.3 x 0.3 ct 0.6 x 0.6 m5 CMOS版图设计的基本技术 源漏区共用； 器件分裂； 减小寄生参数； §2.6 紧凑型版图 源漏区共用； 金属连接向内收缩； 通过小的功能块构造大的设计； 尽量将器件设计成矩形结构； §2.8 基底连接 包括：衬底连接和阱连接； 目的：避免二极管出现正偏； 阱连接：N阱总是接最高电位； N阱 P型衬底 V+ V- 衬底连接：P衬底总是接最低电位； P阱 GND VDD Notes 尽可能多的设置基底连接区； P阱衬底必须接地，而N阱衬底必须接电源。P阱接触是由P+掺杂的扩散层与金属和接触孔所组成，N阱接触则是由N+扩散层与金属和接触孔所组成。 大器件的基底连接： 器件分裂，在中间设置连接区；(书图3-37) 在顶部设置连接区；(书图3-38) 环器件四周设置连接区；(书图3-39) 大器件的基底连接 /1 * CMOS Layout * 在大器件细长阱的情况下，阱连接如只位于细长阱的边界之处，则中心部位的某些晶体管距离阱连接区太远，使中心部位的PN结可能产生问题。. P-Well ties ties too far 大器件的基底连接 /2 可采用分割器件并且在中心处插入阱连接区。 * CMOS Layout * P-Well ties ties 然而，阱掺杂区也是有电阻的，该电阻产生压降并有可能导致PN结二极管导通。 大器件的基底连接 /3 * CMOS Layout * 另一种方法是增加器件顶部尺寸并在那儿插入阱连接区。 P-Well 也可采用围绕着阱的阱连接结构； 大器件的基底连接 /4 多晶硅也可用作连线，特别是用多晶硅连接栅是一 中可靠的选择，但要注意避免天线效应。 * CMOS Layout * 对于那些不能单独用金属布线的复杂电路，可以采 用多晶硅作为地道来引出信号。 但多晶硅作连线（地道）时要求尽可能短，否 则会有较大的电阻从而降低电路的工作速度。 最好不要用多晶硅来连接金属的源漏引线。 §2.9 多晶硅连线 可以采用多晶硅作为内连线，但通常仅限于连接栅，因为栅上的电流较小。 §2.10 图形关系 剖面图 版图 电路图 棒状图 Schematic Diagram VDD VSS Vout Vin s d s d g g Cross-section of Transistor n-channel transistor p-channel transistor p-well n+ p+ n+ p+ n-substrate source drain source drain field oxide gate oxide metal polysilicon gate