逻辑综合-南京邮电大学.pptVIP

电子科学与工程学院 南京邮电大学 2011-6-12 Institute of RF- OE-ICs Southeast University * 逻辑综合 张长春 南京邮电大学微电子系 E-mail: zhangcc@njupt.edu.cn * 概述 逻辑综合（Logic synthesis或 RTL synthesis）是指使用综合工具，根据芯片制造商提供的基本单元库，将硬件描述语言描述的RTL电路转换成门级网表的过程。 目前的逻辑综合主要集中在RTL级到门级网表的转化上，向上发展行为级综合，基于工艺的进步向物理综合发展。 现在业界采用的主流综合工具主要是Cadence的Encounter RTL Compiler和Synopsys的Design Compiler 电路的逻辑综合一般由三个步骤组成，即 综合=转译+逻辑优化+映射（见下页图） （Synthesis=Translation+Logic Optimization+Mapping） 翻译（translation）是指用HDL语言描述的电路转化为用GTECH库元件组成的逻辑电路的过程。GTECH是Synopsys的通用工艺库，它仅表示了逻辑函数的功能，并没有映射到具体的厂家工艺库。 逻辑优化（Logic Optimization）是根据设计者对电路设定延迟和面积等约束条件对电